基于FPGA的DDSIP核的研究与设计_万

基于FPGA的DDSIP核的研究与 设计 领导形象设计圆作业设计ao工艺污水处理厂设计附属工程施工组织设计清扫机器人结构设计 _万 ３０卷　第８期　２０１３年８月 微电子学与计算机 ＭＩＣＲＯＥＬＥＣＴＲＯＮＩＣＳ　＆ＣＯＭＰＵＴＥＲ Ｖｏｌ．３０　Ｎｏ．８ Ａｕｕｓｔ２０１３　ｇ 基于ＦＰＧＡ的ＤＤＳＩＰ核的研究与设计　 万志江 （）北京工业大学软件学院嵌入式软件与系统研究所，北京１００１２４ 摘　要：针对传统的用单片机和Ｄ人机交互性差和低可ＤＳ芯片设计高频信号发生器的 方法 快递客服问题件处理详细方法山木方法pdf计算方法pdf华与华方法下载八字理论方法下载 具有的硬件结构复杂、）移植性等问题，提出了一种实现高频信号发生器功能的直接数字频率合成器（本设计首ＤＤＳＩＰ软核的设计方法．先通过加权的方法实现十进制向二进制的转换，提高Ｉ并引入ｓＰ核的人机交互性，ｔｒｅａｍｌｉｎｅｄ算法在ＦＰＧＡ上实现解决传统设计中硬件结构复杂的问题．然后，在Ｉ频率控制字产生单元，ＳＥ设计平台上采用ＶｅｒｉｌｏＨＤＬ硬件描述ｇ　语言进行Ｄ连接频率控制字产生单元，实现一个可重载的Ｄ最后，在ＸＤＳ行为描述，ＤＳＩＰ软核．ＩＬＩＮＸＳＥＥＤ　　验证结果 表 关于同志近三年现实表现材料材料类招标技术评分表图表与交易pdf视力表打印pdf用图表说话 pdf 明，此Ｉ能够很Ｖ５实验平台上对ＩＰ核进行板级验证．Ｐ核具有良好的人机交互性和可移植性，ＸＤＴＫ　好的满足实际应用． ；快速进位链；关键词：人机交互ＤＤＳＩＰ核；ｓｔｒｅａｍｌｉｎｅｄ　 （）中图分类号：ＴＰ３９１　　　　　文献标识码：Ａ　　　　　文章编号：１０００－７１８０２０１３０８－００９８－０５ ＲｅｓｅａｒｃｈｏｎＤＤＳＩＰＣｏｒｅＢａｓｅｄｏｎＦＰＧＡ　　　　　　　 ＷＡＮＺｈｉｉａｎ　－ｊｇ （ＥｍｂｅｄｄｅｄＳｏｆｔｗａｒｅａｎｄＳｓｔｅｍｓＲｅｓｅａｒｃｈＩｎｓｔｉｔｕｔｅｏｆＳｏｆｔｗａｒｅ　　　　　　　ｙ，，）ＣｏｌｌｅｅＢｅｉｉｎＵｎｉｖｅｒｓｉｔｏｆＴｅｃｈｎｏｌｏＢｅｉｉｎ１００１２４，Ｃｈｉｎａ　ｇｊｇｙｇｙｊｇ　　　 ：Ａ，ｔＡｂｓｔｒａｃｔｃｃｏｒｄｉｎｔｏｔｈｅｃｏｍｌｅｘｉｔｏｆｈａｒｄｗａｒｅｓｔｒｕｃｔｕｒｅｈｅｏｏｒｈｕｍａｎｃｏｍｕｔｅｒｉｎｔｅｒａｃｔｉｏｎａｎｄｌｏｗ　　　　　　－　　　ｇｐｙｐｐ　　，ｅｎｅｒａｔｏｒｏｒｔａｂｉｌｉｔｉｎｄｅｓｉｎｉｎａｈｉｈｆｒｅｕｅｎｃｓｉｎａｌｂＭＣＵａｎｄＤＤＳｃｈｉａｄｉｒｅｃｔｄｉｉｔａｌｆｒｅｕｅｎｃｓｎｔｈｅｓｉｓ　　　　　　　　　　　ｇｐｙｇｇｇｑｙｇｙｐｇｑｙｙ　　　　　 （）ｅｎｅｒａｔｏｒＤＤＳＩＰｓｏｆｔｃｏｒｅｗｈｉｃｈｈａｓａｆｕｎｃｔｉｏｎｏｆｈｉｈｆｒｅｕｅｎｃｓｉｎａｌｉｓｄｅｓｉｎｅｄ．Ｉｎｏｒｄｅｒｔｏｉｍｒｏｖｅｔｈｅ　－　　　　　　－　　　　　　　ｇｇｑｙｇｇｐ　，ｗ，ａｈｕｍａｎｃｏｍｕｔｅｒｉｎｔｅｒａｃｔｉｏｎｅｃｏｎｖｅｒｔｄｅｃｉｍａｌｔｏｂｉｎａｒｂｔｈｅｍｅｔｈｏｄｏｆｗｅｉｈｔｅｄｎｄｕｓｅｓｔｒｅａｍｌｉｎｅｄ－　　　　　　　　　　ｐｙｙｇ　　ａｌｏｒｉｔｈｍｔｏｃｒｅａｔｅｔｈｅｆｒｅｕｅｎｃｃｏｎｔｒｏｌｗｏｒｄｓｏｔｈａｔｗｅｃａｎｓｏｌｖｅｔｈｅｃｏｍｌｅｘｉｔｏｆｈａｒｄｗａｒｅｓｔｒｕｃｔｕｒｅｉｎｔｈｅ　　　　　　　　　　　　　　　　ｇｑｙｐｙ　　，Ｖｔｒａｄｉｔｉｏｎａｌｗａ．ＭｅａｎｗｈｉｌｅｅｒｉｌｏＨＤＬｈａｒｄｗａｒｅｄｅｓｉｔｉｏｎｌａｎｕａｅｉｓａｌｉｅｄｔｏｒｅａｌｉｚｅｔｈｅＤＤＳｂｅｈａｖｉｏｒ　　　　　　　　　　　ｙｇｐｇｇｐｐ　，ｄｅｓｃｒｉｔｉｏｎａｎｄａｃｈｉｅｖｅａｎｏｖｅｒｌｏａｄｅｄＤＤＳＩＰｃｏｒｅｏｎｔｈｅＩＳＥｌａｔｆｏｒｍ．ＡｔｌａｓｔｔｈｅｂｏａｒｄｌｅｖｅｌｖｅｒｉｆｉｃａｔｉｏｎｏｆｔｈｅＩＰ　　　　　　　　　　　　　－　　　　ｐｐｃｏｒｅｉｓｄｅｖｅｌｏｅｄｏｎｔｈｅＸＩＬＩＮＸＳＥＥＤＸＤＴＫ　Ｖ５ｐｌａｔｆｏｒｍ．ＩｔｉｓｄｅｍｏｎｓｔｒａｔｅｄｅｘｅｒｉｍｅｎｔａｌｌｔｈａｔｔｈｅＩＰｃｏｒｅｃａｎ　　　　　　　　　　　　　　ｐｐｙ　ｔｈｅａｌｉｃａｔｉｏｎｗｉｔｈａｈｕｍａｎｃｏｍｕｔｅｒｉｎｔｅｒａｃｔｉｏｎａｎｄｈｉｈｓａｔｉｓｆｒａｃｔｉｃａｌｏｏｄｏｒｔａｂｉｌｉｔ．　　　　　　－　　　　ｐｐｐｇｙｐｇｐｙ　：；；；ＫｅｗｏｒｄｓＤＤＳＩＰｃｏｒｅｓｔｒｅａｍｌｉｎｅｄｆａｓｔｃａｒｒｃｈａｉｎｈｕｍａｎｃｏｍｕｔｅｒｉｎｔｅｒａｃｔｉｏｎ　　　－　ｙｐｙ　　 １　引言 近年来，随着可编程逻辑器件ＦＰＧＡ的不断发展，直接频率合成Ｄ利用ＤＳ技术应用的愈加成熟，ＤＤＳ原理在ＦＰＧＡ平台上开发高性能的高频信号 ［］１］ ，发生器［与基于ＤＤＳ芯片的信号发生器２相比，成本更低，操作更加灵活，而且还能根据要求在线更新配置，系统开发趋于软件化、自定义化。例如但ＸＩＬＩＮＸ公司已经拥有自主产权的ＤＤＳＩＰ核．　 收稿日期：２０１２－１０－１２；修回日期：２０１２－１２－０８ 在Ｆ是，ＰＧＡ平台上开发的高频信号发生器和基于都需要上位机（例如ＤＤＳ芯片的信号发生器一样， ［］３－５ 根据目标频率和系统时钟频率来计算单片机） 并产生频率控制字，将频率控制字传给直接频率合成器，产生高频信号．显然，这种设计方法设计的高频信号发生器具有硬件结构复杂、人机交互性差和可移植性差等缺点． 为克服上述缺陷，文献［提出一种以Ｆ６］ＰＧＡ为核心，功能可裁剪、波形任意调整的高性能信号发 生器，采用该方法可以降低开发成本，提高设计效率，有效地解决传统设计中硬件结构复杂的问题；文］献［中提出一种采用ＶＨＤ７Ｌ语言进行ＤＤＳ行为 实现一个可重载的Ｄ从而实现了高描述，ＤＳＩＰ核，　频信号发生器在不同ＦＰＧＡ平台上的可移植性问题． 然而，上述文献在ＦＰＧＡ上实现ＤＤＳ行为的高频信号发生器都不具有良好的人机交互性，即用户不是通过改变Ｆ例如按钮ＰＧＡ平台上人机接口（和开关）的电平状态改变频率控制字，从而得到不同针对这一问题，本文提出一种能实频率的高频信号． 现高频信号发生器功能的直接数字频率合成器（）该方法的基本思想是：ＤＤＳＩＰ软核的设计方法， 首先通过加权的方法实现十进制向二进制的转换，提高Ｉ并引入ｓＰ核的人机交互性，ｔｒｅａｍｌｉｎｅｄ算法 ［］ 代替在ＦＰＧＡ上实现一个３２位的高效除法器８， 里加上一个相位偏移值，主要用于信号的相位调制，如Ｐ相移键控）等．在不使用时可以去掉该部ＳＫ（分，或者加一个固定的相位字输入．相位字输入也需需要注意的是，相位字输要用同步寄存器保持同步． 入的数据宽度Ｔ与频率字输入Ｎ往往是不相等的． 正弦Ｒ也可以理ＯＭ查找表完成的查表转换，解成相位到幅度的转换，它的输入是相位调制器的／输出；正弦Ｒ转化成模ＯＭ查找表的输出送往ＤＡ，拟信号．由于相位调制器的输出数据位宽Ｍ也是 因此在实际的ＤＲＯＭ的地址位宽，ＤＳ结构中Ｎ往而Ｍ总为１往很大，０位左右．Ｍ太大会导致ＲＯＭ／容量的成倍上升，而输出精度受ＤＡ位数的限制未有很大改善．因此，在实际应用中，对于ＲＯＭ容量人们提出了很多解决方法．在本设计中，为的缩小， 缩小Ｒ采用相位调制器控制正弦ＲＯＭ容量，ＯＭ 查找表的方法，将ＲＯＭ查找表中的波形数据进行输出． 然后，在Ｉ单片机等控制单元产生频率控制字．ＳＥ设计平台上采用ＶｅｒｉｌｏＨＤＬ硬件描述语言进行ｇ　 连接频率控制字产生单元，实现一ＤＤＳ行为描述，个可重载的Ｄ最后，在ＸＤＳＩＰ核．ＩＬＩＮＸＳＥＥＤ　　ＸＤＴＫ　Ｖ５实验平台上对ＩＰ核进行板级验证． ３　ＩＰ核设计 本设计采用自顶向下的模块设计思想，利用ＶｅｒｉｌｏＨＤＬ硬件描述语言实现整个ＩＰ核的设计，ｇ　 这样不仅利于设计文档的管理，而且方便了设计的修改和扩充，还可以实现在不同ＦＰＧＡ器件之间的该Ｉ相位累加器移植．Ｐ核由频率控制字产生模块、模块、相位调制和波形存储模块组成，整体的功能框图如图２所示 ． ２　直接数字频率合成器基本原理 基本的ＤＤＳ原理图如图１所示 。 图１　ＤＤＳ原理图 基本的Ｄ相位调制ＤＳ结构主要由相位累加器、／器、正弦ＲＯＭ查找表、ＤＡ转换器和低通滤波器 组成．其中，相位累加器、相位调制器、正弦ＲＯＭ查找表是Ｄ具有数控频率合成ＤＳ结构中的数字部分，的功能．ＤＤＳ输出频率的计算公式为 （）Ｆｏｌｋ１ｕｔ＝Ｎ ２　ＤＤＳ的频率输入字的计算公式如下所示：ｏｕｔＮ （）Ｋ＝２　 Ｃｌｋ 相位累加器是整个Ｄ完成相位累加ＤＳ的核心，相位累加器的输入是相位增量，即频率控制字功能． ）由式（可得输出频率ＦｏＫ．１ｕｔ与频率控制字Ｋ是简单的线性关系．频率字输入时还要经过一组同步寄存器，使得当频率字改变时不会干扰相位累加器的正常工作． 相位调制器接收相位累加器的相位输出，在这 图２　ＩＰ核整体的功能框图 ３．１　频率控制字产生模块 频率控制字产生模块由人机交互单元和基于人机ｓｔｒｅａｍｌｉｎｅｄ算法的频率控制字产生单元组成，交互单元将用户输入的十进制数据转化成二进制将二进制数送到基于ｓ数，ｔｒｅａｍｌｉｎｅｄ算法的频率控制字产生单元进行处理，产生频率控制字．３．１．１　人机交互单元 通过对上述Ｄ频率控制字ＫＤＳ原理进行分析，）和输出频率之间的对应关系如式（所示．该式用除２法运算来计算频率控制字Ｋ，所以，如何在ＦＰＧＡ 上实现一个高效的除法器是本次ＩＰ核设计的关键．然而，在Ｖ有加、减、乘、除的算法指ｅｒｉｌｏＨＤＬ中，ｇ　令，但除法必须是２的幂，因此无法实现除法为任意并且，在Ｆ数的除法．ＰＧＡ上只能进行二进制运算，）而式（中的运算数据都是十进制数．所以，用户在２输入用十进制数表示的Ｆｏｌｋ后，ＩＰ核首先把ｕｔ和Ｃ转换原Ｆｏｌｋ进行十进制数向二进制数的转换，ｕｔ和Ｃ 理如图３所示．原理描述如下：）（分１ＩＰ核数据输入Ｆｏｌｋ各占５位位宽，ｕｔ和Ｃ别为百位、十位、个位、其中，Ｍ位和Ｋ位．Ｍ和Ｋ分别表示目标频率的单位； （）用三个模１十位、个位２０计数器分别对百位、上来的脉冲信号进行计数； （）分别存储着３ＩＰ核中有５个权值寄存器，６３、、将三个计数结果１０１０１００、１０和１的二进制数，分别和１００、１０和１的权值寄存器相乘后相加； ６３将相加后得到的结果再和１或１的权值寄００存器相乘，得到目标频率的二进制数 ． 是用来Ｔｅｍｉｄｔｈ．ＴｅｍＷｉｄｔｈ－１：０］ｐ就是２＊Ｗｐ［ 填充被除数，是用ＴｅｍＷｉｄｔｈ＊２－１：Ｗｉｄｔｈ－１］ｐ［来与除数进行递减操作．同时定义一个位宽为２＊［用于存放ＴＷｉｄｔｈ的Ｄｉｆｆ寄存器，ｅｍＷｉｄｔｈ＊２－ｐ ］和除数Ｂ的递减操作结果．１：Ｗｉｄｔｈ－１ 本文利用状态机思想来实现ｓｔｒｅａｍｌｉｎｅｄ算法，其状态转移图如图４所示．算法 说明 关于失联党员情况说明岗位说明总经理岗位说明书会计岗位说明书行政主管岗位说明书 如下： （）频率控制字产生模块等待加载信１ｉｄｌｅ状态：号，加载信号使能以后将被除数Ａ和除数Ｂ加载到模块中，进入ｉｎｉｔ状态； （）初始化Ｔ２ｉｎｉｔ状态：ｅｍＤｉｆｆ和ｉ寄存器，ｐ、 在Ｔ填入被除数Ａ，然后进行ｅｍＷｉｄｔｈ－１：０］ｐ［［将结果ＴｅｍＷｉｄｔｈ＊２－１：Ｗｉｄｔｈ－１］－Ｂ操作，ｐ存在Ｄｉｆｆ空间，ｉ用于计算ＴｅｍＷｉｄｔｈ＊２－１：ｐ［］进入ｔＷｉｄｔｈ－１－Ｂ操作的次数，ｅｓｔ状态； （）判断Ｄ如果３ｔｅｓｔ状态：ｉｆｆ最高位是否为１，否则进入ｕ为１则进入ｕｄａｔｅ１状态，ｄａｔｅ２状态，ｐｐ同时判断ｉ是否等于３如果是则进入ｓ２，ｔｏｐ状态，表示运算完成； （）４ｕｄａｔｅ１状态：Ｔｅｍｐｐ空间左移一位补０；（５）ｕｄａｔｅ２状态：Ｔｅｍｉｆｆ空间ｐｐ空间被赋予Ｄ的值，并且左移一位补１； （）是商数，６ｓｔｏＴｅｍＷｉｄｔｈ－１：０］ｐ状态：ｐ［［是余数，将ＴＴｅｍＷｉｄｔｈ＊２－１：Ｗｉｄｔｈ－１］ｅｍｐｐ［］输出 ；Ｗｉｄｔｈ－１：０ 图３　人机交互单元中十进制转二进制原理图 ３．１．２　基于ｓｔｒｅａｍｌｉｎｅｄ算法的频率控制字产生单元 本设计采用ｓｔｒｅａｍｌｉｎｅｄ算法实现了一个３２位）的循环除法器．根据式（的特点，在Ｉ２Ｐ核中定义一 ３１ 将此二进制数作个寄存器存储２－１的二进制数， 为循环除法器的被除数．循环除法器的原理公式如下所示： Ｍ （）Ａ－Ｂ＊２３　＝Ｒ＊２ 式中，在此公式的Ａ为被除数，Ｂ为除数，Ｒ为余数． 图４　ｓｔｒｅａｍｌｉｎｅｄ算法状态转移图 ３．２　相位累加器功能模块 ＤＤＳ电路中相位累加器是决定ＤＤＳ性能的一 个关键部分，要从Ｆ设计出ＰＧＡ的内部结构出发，即节约资源，又能大幅度提高系统速度和性能的累］加器结构．本设计中采用文献［中介绍的快速进位９链加法器来构成相位累加器．快速进位链由二路选择器与异或门组成的基本单元串接构成．本设计中的３其中，２位快速进位链加法器如图５所示．ｘ、ｙ分别是频率控制字和３２位寄存器的累加结果，Ｇ－公式如下：Ｐ单元计算生成和传输函数． 基础上添加两个约束： Ｍ ）（如果Ａ＜Ｂ＊２则Ｒ不变而且倍增，以示１　， 商为１．下一次运算用， Ｍ （）如果Ａ＞Ｂ＊２则Ｒ等于结果并且倍增，２　，以示下一次运算用，商为０．Ｍ 考虑到Ａ＜Ｂ＊２假如Ａ、Ｍ值应该足够大，　， Ｍ 要满足约束Ａ＜Ｂ＊２Ｂ两数的位宽为Ｗｉｄｔｈ，　则 假设除数Ｂ与被除数Ｍ的取值为Ｗｉｄｔｈ－１最佳．即Ｗ那么操作空间Ａ的位宽均为３２位，ｉｄｔｈ为３２． ）ｉ＝ｇ（）ｉ＝ｐ（ ｛ ｛ ））１，如果ｘ（ｉ＋ｉ＞Ｂ－１ｙ（其余０， ））１，如果ｘ（ｉ＋ｉ＝Ｂ－１ｙ（其余０， （）４（）５ 系如表１所示．根据正弦波信号的对称性，可以在对第一象限的幅ＲＯＭ中存储第一象限的幅度值， 度值进行取反或者倒序等处理就可以得到整个周期的波形． 表１　相位调制器最高两位与正弦波形所在象限的关系最高位次高位００　１　１　 ０１０１ 处理方法直接输出地址值倒序幅度值取反 地址值倒序，幅度值取反 正弦波象限第一象限第二象限第三象限第四象限 进位链单元计算下一个进位输出，计算公式为）ｉ＋１＝ｑ（ ｛ ），如果ｐ（）ｉｉ＝１ｑ（ ），其余ｉｇ（ （）６ 模Ｂ和单元则计算： ）））））（）ｚ（ｉ＝（ｘ（ｉ＋ｉ＋ｉｍｏｄＢ７ｙ（ｑ（ 本设计中令Ｂ＝２，Ｇ－Ｐ单元实现ｘ、ｙ的异或））），即ｐ（进位链单元则是根据ｐ操作，ｉ＝ｘ（ｉｉｙ（（））））的值来判断ｐ（的值是ｇ（还是ｑ（ｉｉ＋１ｉｉ．在每个系统时钟沿Ｃｌｋ的控制下，３２位快速进位链加法器将频率控制字ｘ与３２位相位寄存器输出的相位数据ｙ相加，把相加后的结果再送至相位相位寄存器中新的相位数据反馈到加法器寄存器， 以使加法器在下一Ｃ的输入端，ｌｋ时钟周期中继续与频率控制字ｘ相加，最后输出累加寄存器的高１０位数值，将作为查找ＲＯＭ表中取样数据的地址值 ． ４　测试结果 本次设计对各个模块分别进行调试，然后再进行综合配置．本文以ＸＩＬＩＮＸ公司的ＦＰＧＡ设计软以硬件描述语言Ｖ件ＩＳＥ１２．４作为设计工具，ｅｒｉｌ　－ｏＨＤＬ作为设计输入工具进行ＤＤＳＩＰ核的设计．　ｇ　 最终在ＸＩＬＩＮＸＳＥＥＤＸＤＴＫ　Ｖ５实验平台上对ＩＰ　　核进行板级验证． ４．１　频率控制字产生模块仿真与分析 ，本设计中的系统参考时钟为５相位累０ＭＨｚ，加器的位数为３目标频率为４参照公式２，００ｋＨｚ（）可得２ ３２Ｋ＝ ５０００００００　　简化为 （）８ 图５　快速进位链加法器 ３１ （）Ｋ＝９ ５００所以，在频率控制字产生模块中，ｄｉｖｉｄｅｎｄ［３１：］用０＝３２′ｄ２１４７４８３６４７，ｄｉｖｉｓｏｒ［３１：０］＝３２′ｄ５００．ＩＳＥ平台上的Ｉｓｉｍ仿真软件对ｓｔｒｅａｍｌｉｎｅｄ除法器进行仿真，仿真结果如图６所示 ． ３．３　相位调制和波形存储模块 在Ｆ并ＰＧＡ中实现ＲＯＭ表的资源是有限的，且ＲＯＭ表的大小随着地址位数和数据位数的增加因此在满足采样信号性能的前提成指数递增关系， 如何减小资源开销是一个重要的问题．文献条件下， ［］提出了一种利用正弦信号的对称性和算术关系１０ 来减少Ｒ即通过一个正弦ＯＭ表资源开销的方法，／表的前１４周期和相位变换得到整个波形周期的采样值．相位调制模块实现相位变换功能，本设计中的为了节省Ｒ相位累加器位数为３２位．ＯＭ的容量，采用相位截断的方法，取相位累加器输出的高１０位 １０作为Ｒ即Ｒ个寻址地址．ＯＭ的寻址地址，ＯＭ有２ 图６　频率控制字产生模块仿真结果 ［：］，ｕｏｔｉｅｎｔ３１０＝３２′ｂ００００００１０００００１１０００１００１００１１０１１１０００ｑ 换算成十进制数为３与实际上的结果４３５９７３６，　　说明频率控制字产生３４３５９７３８．３６８相差２．３６８，　　模块运算结果． ４．２　实验波形观测与误差分析 该Ｉ引脚分配工作将Ｐ核在ＩＳＥ中进行综合后，在ＩＳＥ上针对ＸＩＬＩＮＸＳＥＥＤＸＤＴＫ　Ｖ５ＦＰＧＡ开　　 将相位累加器的数据输入到相位调制器，相位调制多出的两位用来对相位进行器的数据输出为１２位，调节． 相位调制器最高两位与输出波形的相位对应关 发平台进行，用户通过该平台上的４＊４键盘进行系统输入，通过Ｇ布线成功后，将生ＰＩＯ口进行输出．成的．ｂｉｔ文件下载到ＸＩＬＩＮＸＳＥＥＤＸＤＴＫ　Ｖ５　　 ／并连接ＤＡ转换器和低通滤波ＦＰＧＡ开发平台上，器。本设计中的目标频率是４００ｋＨｚ的高频信号，用示波器观测实验波形如图７所示．测试过程中，波形形状良好，未出现明显失真．由于滤波整形电路存在高频耦合通路，产生线间串扰，对滤波效果形成了不利影响，因此滤波器设计必须满足频带宽，截止特性好和抗干扰特性强等特性 ． 该设计方法还存在缺陷．例如由于ｓｔｒｅ　　但是，－ 并且运算ａｍｌｉｎｅｄ除法器只能进行整数除法运算，结果的准确性受到除数的大小的影响，只能很好地实现以Ｍ为单位的高频信号．参考文献： ［］］王宏远．无相位截断误差的Ｄ１ＤＳ设计实现［Ｊ．　沈志， （）：微电子学与计算机，２０１１，２８３７０－７２． ［］吕威，李一晨．基于Ｄ２ＤＳ技术的正弦信号发生　施羽暇， ］（）：信息技术，器设计［Ｊ．２００７，３１１１４－１６． ［］］基于Ｆ计算机技术与发３ＰＧＡ的ＤＤＳ设计［Ｊ．　魏东梅． （）：展，２００６１６２９－３１． ［］刘胜，甘志银，等．基于Ｆ４ＰＧＡ实现专用ＤＤＳ　梁观平， ］：电路的研究［计算机与数字工程，Ｊ．２００７，３８（６）７３－７５ ［］］基于Ｆ计算机与５ＰＧＡ的ＤＤＳ研究与设计［Ｊ．　雷立云． （）：数字工程，２００８，３６８１７４－１７６． ［］胡学深，杜兴莉，等．基于Ｆ６ＰＧＡ的ＤＤＳ信号　高士友， ］（）：发生器设计［现代电子技术，Ｊ．２００９，３２１６３５－３７． 图７　示波器观测的实验波形 ［］］７ＤＤＳＩＰ核设计及其在信号发生器中的应用［Ｊ．　张浪．　 （）：信息化研究，２０１０，３６１０４６－４８． ［］］王俊华．基于Ｆ８ＰＧＡ的３２位除法器设计［Ｊ．　周殿凤， （）：信息化研究，２０１０，３６３２６－２８． ［］刘波．９ＶｅｒｉｌｏＨＤＬ应用程序设计实例精讲　刘福奇，ｇ　 ［北京：电子工业出版社，Ｍ］．２００９． ［］李秋明，赵强，等．基于Ｆ１０ＰＧＡ的直接数字频　董国伟， ］：率合成器的设计［仪器仪表学报，Ｊ．２００６，２７（６）８７７－８７９． ５　结束语 本文从方便用户使用，提高人机交互性方面出发，旨在建立一种用户能随意更改目标频率，能在不同的ＦＰＧＡ平台上实现基于ＤＤＳ技术的高频信号发生器的Ｉ本文首先深入剖析了以直Ｐ核设计方法．）接数字频率合成技术（为基础的波形信号发生ＤＤＳ器工作原理和设计过程，然后在ＸＩＬＩＮＸＳＥＥＤ　ＸＤＴＫ　Ｖ５ＦＰＧＡ实验平台上对此ＩＰ核进行验证． 系统硬件除需外加滤波整形电路外，其余部分均可在Ｆ系统软件可在ＩＰＧＡ实验平台上集成开发，ＳＥ下编写，实现数据信息处理和控制操作等功能． 作者简介： （，万志江　男，硕士研究生．研究方向为嵌入式系统１９８９－）设计和计算机体系结构． （上接第９７页） ［］９ａｎＭ，ＣｈｅｖｒｉｅｒＪＢ，ＤｒｅｖｉｌｉｏｎＢ．Ｉｎｓｉｔｕｉｎｖｅｓｔｉａｔｉｏｎ　Ｆ　　　　　ｇｇ　 ｏｆｔｈｅｒｏｗｔｈｏｆｍｉｃｒｏｃｒｓｔａｌｌｉｎｅｓｉｌｉｃｏｎｏｂｔａｉｎｅｄｂａｌ　　　　　　　－ｇｙｙ　ｔｅｒｎａｔｉｎｄｅｏｓｉｔｉｏｎａｎｄｈｄｒｏｅｎ－ｅｔｃｈｉｎｓｅｕｅｎｃｅｓ　　ｇｐｙｇｇｑ　　［］，：Ｊ．ＪｏｕｒｎａｌｏｆＮｏｎ－ＣｒｓｔａｌｌｉｎｅＳｏｌｉｄｓ１９９１（２）１３７　　　ｙ－１３８． ［］Ｖｒａｉｎ１０ｅｒｋＳ，ＳａｒｏｔｔＦＡ，ＩｂａｌＺ．Ｅｆｆｅｃｔｏｆｂｏｕｎｄａ　　　　　　　－ｇｐｑ ，，ｒｉｅｓｏｎｔｈｅｒａｍａｎｓｅｃｔｒａｏｔｉｃａｌａｂｓｏｒｔｉｏｎａｎｄｅｌａｓ　　　　　　－ｐｐｐｔｉｃｌｉｈｔｓｃａｔｔｅｒｉｎｉｎｎａｎｏｍｅｔｅｒ－ｓｉｚｅｄｃｒｓｔａｌｌｉｎｅｓｉｌｉ　　　　　－ｇｇｙ　［］（）：ｃｏｎＪ．ＰｈｓｉｃａｌＲｅｖｉｅｗＢ，１９８７，３６６３３４４－３３５０．　　ｙ［］Ｐ１１ａｉｌｌａｒｄＶ，ＰｕｅｃｈＰ，ＣａｂａｒｒｏｃａｓＰＲ．Ｍｅａｓｕｒｅｍｅｎｔｏｆ　　　　　 ｓｔｒｅｓｓｒａｄｉｅｎｔｓｉｎｈｄｒｏｅｎａｔｅｄｍｉｃｒｏｃｒｓｔａｌｌｉｎｅｓｉｌｉ　　　　　－ｙｇｙｇ［］ｃｏｎｔｈｉｎｆｉｌｍｕｓｉｎＲａｍａｎｓｅｃｔｒｏｓｃｏＪ．Ｊｏｕｒｎａｌｏｆ　　　　　ｇｐｐｙ　，（）：Ｎｏｎ－ＣｒｓｔａｌｌｉｎｅＳｏｌｉｄｓ２００２２２９９－３０２．　ｙ 作者简介： （，陈阳洋　男，硕士．研究方向为硅基太阳能电池．１９８５－）（，曾祥斌　男，教授．研究方向为太阳能电池、纳米１９６２－）材料与器件、新型显示技术等．