EIAJESD78A-2006闩锁测试方法－20090513

EIA/JEDEC 标准 集成电路闩锁（Latch-up）测试 EIA/JESD78 （1997 年 3 月 JESD78 的修订版） 2006 年 2 月 电子工业联合会（ELECTRONIC INDUSTRIES ASSOCIATION） 工程部(ENGINEERING DEPARTMENT) EIA/JEDEC 78A 集成电路闩锁测试（IC LATCH-UP Test） 目录 1 范围（Scope）...........................................................................................................................1 1.1 目的（Purpose）.....................................................................................................1 1.2 分类（Classification）.......................................................................................1 1.3 等级（Level）.........................................................................................................1 2 定义.............................................................................................................................................2 （二级目录删除） 3 材料 关于××同志的政审材料调查表环保先进个人材料国家普通话测试材料农民专业合作社注销四查四问剖析材料 和设备.................................................................................................................................4 3.1 闩锁测试仪 Latch-up Tester ...............................................................................4 3.2 自动测试仪 Automated test equipment(ATE) ...................................................4 3.3 加热源 Heat source...............................................................................................5 4 程序 Procedure ........................................................................................................................5 4.1 闩锁测试程序概述 General latch-up test procedure ...................................5 4.2 详细的闩锁测试程序 Detail latch-up test procedure .................................6 4.2.1 电流测试 I-test.....................................................................................................6 4.2.2 电源端过电压测试 Vsupply overvoltage test .....................................................7 4.2.3 测试动态器件 Testing dynamic devices ..............................................................8 4.2.4 DUT 的处理 DUT disposition .............................................................................8 4.2.5 记录保存...............................................................................................................8 5 失效判据 Failure crieria ..........................................................................................................9 6 说明 Summary .........................................................................................................................9 表格 1 测试矩阵[7] 2 电流测试和电源电压测试的时序要求 图片 1 闩锁测试流程 2 正电流触发的测试波形 3 负电流触发测的试波形 4 电压电压过压测试的测试波形 5 正向输入/输出电流闩锁测试的等效电路 6 负向输入/输出电流闩锁测试的等效电路 7 电源电压过压测试的等效电路 附录 A 与无源元件相连的特殊引脚的例子 附录 B JESD78 和 JESD78A 的区别 EIA/JEDEC 78A 第 1 页 1 范围（Scope） 本 规范 编程规范下载gsp规范下载钢格栅规范下载警徽规范下载建设厅规范下载 适用于集成电路电流和过压闩锁测试。 1.1 目的（Purpose） 本规范的目的是建立确定集成电路闩锁特性的测试方法并规定（define）闩锁的失效判 据(criteria)。对确定产品可靠性和减小无故障率（No Trouble Found, NTF）及因闩锁导致的 过电失效来说，闩锁特性非常重要。该测试方法可应用于 NMOS、CMOS、双极器件以及所 有采用了这些工艺组合或变化的器件。 1.2 分类（Classification）（重写了） 两个主要分类是：室温下进行闩锁测试的分类 I 和最高额定环境温度下进行闩锁测试的 分类 II。在分类 I 和 II 中都有两个等级：1.3 中的等级 A 和等级 B。设置等级 B 的目的是： 确定和 报告 软件系统测试报告下载sgs报告如何下载关于路面塌陷情况报告535n,sgs报告怎么下载竣工报告下载 与集成电路电流负载能力相适应的更高或更低的注入电流。 注意 － 温度升高会减小闩锁电阻，对那些要求工作在高温下的器件建议进行 II 类测 试。 1.3 等级（Level）（重写了） 等级规定了闩锁测试中电流测试的注入电流值。闩锁通过等级的定义如下： 等级A － 在表 1中的触发电流值分别如图 5定义中的+100mA和图 6定义中的-100mA。 如果电路中的所有引脚都至少通过等级 A 的触发电流值，则该电路可以认为是等级 A 的电 路。 等级 B － 如果有任何引脚没能通过等级 A 的水平，则供应商（supplier）应确定每个 引脚在不同于等级 A 的应力下，可以通过的触发电流的最低要求。要在记录中报告不同于 等级 A 应力条件的每个引脚的最大（最高）通过触发电流值。 EIA/JEDEC 78A 第 2 页 2 定义（取消所有二极标题，改变了“注”的格式） 本测试方法采用如下术语和定义。 冷却时间 Cool-down time 连续施加的触发脉冲之间的间歇时间或撤出 Vsupply电压和下一个触发脉冲之间的时间。 （见图 2、3 和 4，及表 2） 待测器件 DUT 待测试器件。 地 GND（Ground） DUT 的公共端或零电势端。 注 1 接地端不进行闩锁测试。 注 2 接地端有时称为 VSS端。 输入引脚 Input pins 所有地址（Address）、数据输入控制（data-in Control）、参考电压（Vref）以及类似引 脚。 输入/输出（双向）引脚 I/O，(bi-directional) pins 可以做为输入、输出或高阻态运行的器件引脚。 电源电流 Isupply 当 DUT 按表 1 进行偏置时，通过每个电源引脚 Vsupply（或引脚组合）的总电流。 电流测试 I-test 对被测器件施加正向和负向电流脉冲的闩锁测试。 闩锁 Latch-up 因过电触发了寄生可控硅结构而产生的一种低阻状态，这种状态在触发条件撤除或停止 后仍将持续存在。 注 1 过电可以是电压或电流浪涌，电流电压变化过快或是其他任何能激发寄生可控硅 结构的异常条件。 注 2 倘若低阻回路的电流强度或持续时间能得到充分的限制，闩锁效应将不会损伤器 件。 逻辑高 Logic-high 用于表示逻辑状态的两个逻辑电平范围中较正（少负 less negative）的电平。 EIA/JEDEC 78A 第 3 页 注意： 注1 对于数字器件，逻辑高电平的最高电压值用于闩锁测试。 注2 对非数字器件，可将在器件规范中定义的引脚最大工作电压用于闩锁测试。 逻辑低 Logic-low 用于表示逻辑状态的两个逻辑电平范围中较负（少正 less positive）的电平。 注1 对于数字器件，逻辑低电平的最低电压值用于闩锁测试。 注2 对非数字器件，可将在器件规范中定义的引脚最小工作电压用于闩锁测试 最大电源电压 Maximum Vsupply 在性能规范中规定的最大工作电压。 注1 最大电压不是绝对最大电压，超过绝对最大电压时器件有可能造成永久损伤。 注2 最大值是指电源电压 Vsupply 的绝对值，可以是正也可以是负。 “空”脚“No Connect”pin 无内部连接的引脚，可以作为外部引线支撑而不会干扰器件功能。 注 所有“空”脚在闩锁测试过程中置于开路（悬空）状态。 标称电源电流(Inom) Nominal Isupply (Inom） 当DUT偏置于第 4部分和表 1 规定的条件和温度时，测量得到的每个电源电压Vsupply 引脚（或引脚组）的直流（dc）电源电流值。 输出引脚 Output pin 在器件正常工作时，产生信号或电压电平以完成正常功能的器件引脚。 注 输出脚要进行闩锁测试，但在其他引脚测试时置于开路（悬空）状态。 被预置引脚 Preconditioned pin 通过给 DUT 施加控制向量后，被置于某确定状态或条件（输入、输出、高阻等）的器 件引脚。 动态器件测试 Testing of dynamic devices 给器件施加最小额定时钟频率，在已知稳定状态下对器件进行闩锁触发测试。 测试条件 Test condition 在闩锁测试时施加于 DUT 的测试温度、电源电压、电流限值、电压限值、时钟频率、 输入偏置电压和预置向量等。 EIA/JEDEC 78A 第 4 页 时间相关的输入引脚 Timing-related input pin 将 DUT 置于正常工作模式而需要的诸如时钟晶振、电荷甭电路等相关引脚。 注 －适用时，要求的时间信号可以由闩锁测试设备、外部仪器，和/或外部元件提供。 触发脉冲 Trigger pulse 为触发闩锁而施加于器件引脚上的正向或负向电流脉冲（I－Test）或电压脉冲（Vsupply 过压测试）。（见图 2、3 和 4） 触发持续时间 Trigger duration 触发源提供的脉冲施加的持续时间。（见图 2、3 和 4，表 2） 电源引脚(或引脚组) Vsupply pin（or pin group） DUT 所有的供电和外部电压源引脚（地引脚除外），包括正和负电压引脚。 电源引脚(或引脚组) Vsupply pin（or pin group） 注 1 一般来说，允许将等电位的电压源引脚作为一干电源电压引脚（或引脚组合,并将 它们连接在同一电源上。 注 2 如果电压源 Vsupply 引脚的电流值差别很大，则不建议将它们形成一个电压源 Vsupply 引脚（或引脚组合），因为这会使电源电流相对小的电源引脚上的电流变化难以 检测。 电源电压过压测试 Vsupply overvoltage test 提供过电压脉冲施加于被测电源电压引脚的闩锁测试。 3 材料和设备 本测试方法对设备的要求如下： 3.1 闩锁测试仪 Latch-up Tester 能按文件规定的要求完成测试的仪器设备。对要求进行动态测试的器件，测试设备要能 提供时间信号，并能提供按 4.2.3 条款规定的用于控制 I/O 引脚输出状态的逻辑设置向量。 适用时，要求的时间信号和逻辑设置向量可以时闩锁测试仪器本身提供，也可以由外部仪器 设备和/或外部元器件提供。 3.2 自动测试仪 Automated test equipment(ATE) 器件测试仪器，能根据器件规范要求完成器件的全功能和参数测试。 EIA/JEDEC 78A 第 5 页 3.3 加热源 Heat source 加热装置，在闩锁测试过程中能给 DUT 加热并维持在规范规定的最高工作温度。 4 程序 Procedure 4.1 闩锁测试程序概述 General latch-up test procedure（前面增加了一 段，后面重新分段） 在闩锁测试前，器件应置于稳定状态，常规电流 Inom 具有重复再现。需要工程判定来 获得足够的稳定度。电源电流应和实际应用过程中一样低。电源电流应足够稳定足够低，已 便在闩锁发生时能可靠地检测到电源电流的变化。（此段为新增的） 6 只器件组成的一个样品组，采用电流 I-test 和电源 Vsupply 过压的方式进行闩锁测试。 也允许各采用新的样品组分别进行每一类测试（电流测试 test 和/或电源 Vsupply 过压测试）。 所有要进行闩锁测试的器件必须通过 ATE 测试，并满足器件规范的要求。在闩锁测试前， 要求对器件和插座之间的接触性能进行检查，以免导致错误的闩锁失效。闩锁测试流程如图 1 所示。被测器件要求设置在表 1 和表 2 规定的测试条件下。DUT 的所有“空”脚（NC）在 测试过程中始终置于开路（悬空）状态。 DUT 中除 NC 引脚和时间相关引脚外的所有引脚都要求进行闩锁测试。输入、输出和可 置 I/O 引脚进行电流测试 I-test，而电源 Vsupply 引脚进行过压测试。测试要包括附录 A 中 定义的特殊引脚。特殊引脚通过的电流或电压值可用于与引脚相连的无源元件的值。（此句 时新增的）I/O 引脚应在所有可能的工作状态或最坏工作状态（对可置 I/O 引脚代表性的是 高阻态）下进行测试。 动态器件应根据 4.2.3 进行测试。当器件太复杂，对所有复杂的 I/O 引脚在最坏条件下测 试无法实现时，应根据工程判断，将器件置于典型工作状态的一组向量条件下。当 I/O 引脚 无法在高阻状态试验时，应置于有效的逻辑状态。没有测试的引脚或是测试不全的引脚应根 据 4.2.5 的要求进行记录，并告知使用方所有没有测试的 I/O 引脚或测试的所有状态。闩锁 测试后，所有器件应通过第 5 部分的失效判据。（此段原来没有翻译，现补上） EIA/JEDEC 78A 第 6 页 4.2 详细的闩锁测试程序 Detail latch-up test procedure 4.2.1 电流测试 I-test 电流测试应按如下步骤进行： 1) 器件应根据图 1 和表 1 、图 2、3 和表 2 进行电流测试。 2) 将器件按图 5 进行偏置。所有输入引脚，包括在输入和高阻态的双向 I/O 引脚，用 于预置 I/O 引脚的除外，都置于器件规范规定的最大逻辑高电平。用于预置其他引脚状态的 输入脚要置于规定的状态（需在逻辑高电平下预置 DUT 的引脚就应偏置在逻辑高电平下进 行闩锁测试；需在逻辑低电平下预置 DUT 的引脚就应偏置在逻辑低电平下进行测试）。将 器件稳定在测试温度下。 3) 引脚置于逻辑高状态。测量每个电源 Vsupply 引脚（或引脚组，见 2.21）的标称电 源电流 Isupply（Inom）。然后，对待测引脚施加正触发电流（根据表 1，时间周期根据表 2）。 （第 1 句增加，第 2 句从前段末句调整至此） 4) 去除触发源后，将被测引脚恢复到施加触发源之前的状态，并测量每个 Vsupply 引 脚（或引脚组）的 Isupply。如果任意一个 Isupply 大于或等于 1.3 规定的失效判据，闩锁发 生，必须去除 DUT 的电源。如果发生了闩锁，停止测试；说明 DUT 未能通过闩锁测试。 选取新器件，反回步骤 1 继续进行测试。 5) 如果没有发生闩锁，在经过必要的冷却时间后，对所有待测引脚重复步骤 3 和 4（注 意步骤 2 中规定的例外情况）。 6) 将所有输入引脚，包括在输入和高阻态的双向 I/O 引脚，用于预置 I/O 引脚的除外， 都置于器件规范规定的最小逻辑低电平，重复步骤 2 至 5。 7) 将器件按图 6 进行偏置。所有输入引脚，包括在输入和高阻态的双向 I/O 引脚，用 于预置 I/O 引脚的除外，都置于器件规范规定的最大逻辑高电平（注意步骤 2 中规定的例外 情况）。 8) 引脚置于逻辑低状态。测量每个电源 Vsupply 引脚（或引脚组，见 2.21）的标称电 源电流 Isupply（Inom）。然后，对待测引脚施加低于地电平的负触发电流源（根据表 1，持 续时间根据表 2）。（新增了两句） EIA/JEDEC 78A 第 7 页 9) 去除触发源后，将被测引脚恢复到施加触发源之前的状态，并测量每个 Vsupply 引 脚（或引脚组）的 Isupply。如果任意一个 Isupply 大于或等于 1.3 规定的失效判据，闩锁发 生，必须去除 DUT 的电源。如果发生了闩锁，停止测试；说明 DUT 未能通过闩锁测试。 选取新器件，反回步骤 1 继续进行测试。 10) 如果没有发生闩锁，在经过必要的冷却时间后，对所有待测引脚重复步骤 8 和 9。 11) 将所有输入引脚，包括在输入和高阻态的双向 I/O 引脚，用于预置 I/O 引脚的除外， 都置于器件规范规定的最小逻辑低电平，重复步骤 8 至 10（注意步骤 2 中规定的例外情况）。 4.2.1 中的电流测试 I－test 不要求在施加应力之间如冷却时间撤除电源电压。用户需评估开 启电源电压的风险。（新增的） 4.2.2 电源端过电压测试 Vsupply overvoltage test 应按下面描述的方法对每个电源 Vsupply 引脚（或引脚组合）进行电源端过电压测试。 为了在给定测试条件下得到闩锁的真实表象，应设定在逻辑高电平的输入引脚必须维持 在规范规定的有效逻辑高电平范围内（通常大于电源 Vsupply 过压测试电平的 70％）。如 输入引脚的电平下降到有效逻辑高电平的范围之外，器件可能会发生状态变化，导致标称电 流 Inom 变化，从而产生无效的测试数据。如果在输入引脚的电平下降到有效逻辑高电平的 范围之外时发生闩锁失效，就必须从工程方面进行判断，以确定是有效的闩锁失效还是器件 状态变化导致的失效。 1) 器件应根据图 1、表 1、图 4 和表 2 进行电源 Vsupply 过电压测试； 2) 将 DUT 按图 7 进行偏置。所有输入引脚，包括在输入和高阻态的双向 I/O 引脚， 用于预置 I/O 引脚的除外，都置于器件规范规定的最大逻辑高电平。用于预置其他 引脚状态的输入脚要置于规定的状态（需在逻辑高电平下预置 DUT 的引脚就应偏 置在逻辑高电平下进行闩锁测试；需在逻辑低电平下预置 DUT 的引脚就应偏置在 逻辑低电平下进行测试）。在测试温度下保持 DUT 处于稳定状态，此时测量每个 电源 Vsupply 引脚（或引脚组，见 2.21）的标称电源电流 Isupply（Inom）。 3) 对待测电源 Vsupply 引脚（或引脚组合）施加电源触发源（根据表 1，持续时 间根据表 2）。 EIA/JEDEC 78A 第 8 页 4) 去除触发源后，将被测引脚恢复到施加触发源之前的状态，并测量每个 Vsupply 引 脚（或引脚组）的 Isupply。如果任意一个 Isupply 大于或等于 1.3 规定的失效判据， 闩锁发生，必须去除 DUT 的电源。如果发生了闩锁，停止测试；说明 DUT 未能 通过闩锁测试。选取新器件，反回步骤 1 继续进行测试。 5) 如果闩锁没有发生，在经过必要的冷却时间后，将所有输入引脚，包括在输入和高 阻态的双向 I/O 引脚，用于预置 I/O 引脚的除外，都置于器件规范规定的最小逻辑 低电平，重复步骤 2 至 4（注意步骤 2 中规定的例外情况）。 6) 重复步骤 2 至 5，直至每个电源 Vsupply 引脚（或引脚组合）都经过测试。 4.2.3 测试动态器件 Testing dynamic devices 在正常工作条件下有时钟信号和/或其他时间信号输入的器件可以根据程序 4.2.1 和 4.2.2 采用静态方式进行闩锁测试。如果器件不能测到稳定的标称电流 Inom 或出现闩锁，在 根据程序 4.2.1 和 4.2.2 进行闩锁测试时，可以将器件规范中定义的时钟和/或其他相关的时 间和控制信号施加到被测器件上。除非另有规定，使器件保持稳定状态的时钟和/或其他相 关的时间引脚在用于稳定器件时，不需要进行闩锁测试。供货商（Supplier）应根据 4.2.5 的 要求，保留器件如何进行测试的记录。 4.2.4 DUT 的处理 DUT disposition 闩锁测试具有潜在的破坏性。用于闩锁测试的器件不能再作为或认为是可出售的器件。 4.2.5 记录保存 每个失效引脚的数据必须保存，这些数据包括：测试条件（时钟频率，如果采用了动态 器件测试）预置向量的设置、温度、触发条件和闩锁电源电流 Isupply。所有不能完全按 4.2.3 进行测试的引脚和状态的数据必须记录。这些记录应确定相关的引脚、工作状态和不能测试 完全的原因。 供应商应根据 1.2 报告该集成电路是分类 I 还是分类 II；应报告电路通过的应力等级： 根据 1.3 确定是等级 A 或等级 B。等级 B 电路每个引脚的电流注入值应在报告中给出。（此 段为新增的） EIA/JEDEC 78A 第 9 页 5 失效判据 Failure crieria（此部分内容增加了 4 段） 器件未能通过如下一项或以上的条件的话，即可视为失效。 1 器件未能通过表 1 中的测试要求； 2 器件不再满足器件规范定义的功能、参数或 I/V 要求。 器件如个不能满足表 1 中的测试要求就判为失效。另外，基于以下两点原因，要求闩锁 测试后进行 ATE 测试。 － 在过压或过流注入测试中触发的闩锁事件可能损伤器件，而损伤有可能在闩锁测试 仪检测到闩锁事件前就将其中止了（短周期的闩锁）。所以，ATE 测试失效可能是闩锁 发生的唯一表征。 — 闩锁测试中电流注入可能会通过 EOS 直接损伤待测器件（DUT）而没有实际的闩锁 事件。这种损伤以及没能检测到的短周期闩锁事件造成的损伤，会妨碍闩锁测试过程中 对器件的正确控制，从而导致闩锁测试结果无效。所以 ATE 测试可以用于证实这种损 伤。 如果集成电路在闩锁应力后的 ATE 测试中失效，需调整触发电流至电流能通过为止。 电路归于等级 B。通过值的报告见 4.2.5。 6 说明 Summary 如果以下详细内容与本规范要求不一致，应在提交的文件中予以说明： 1 根据本文件的分类（I 或 II）。 2 样本大小。 3 触发条件。 4 闩锁测试温度。 5 失效判据（如果不是根据 1.3 的 A 等级） 6 脉冲/触发条件。 7 预置器件的向量设置。 EIA/JEDEC 78A 第 10 页 表 1 测试矩阵[7] 等级 测试类型 触发 极性 未测试输 入引脚的 偏置条件 测试温 度 电源 Vsupply 偏置条件 触发测试条件[6] 失效判据 最大逻辑 高电平[1]正向 见图 5 最小逻辑 低电平[1] 依据 1.3 部分的等 级分类 [3] 最大逻辑 高电平[1] 电流测试 I－test 反向 见图 6 最小逻辑 低电平[1] 依据 1.3 部分的等 级分类 [4] 最大逻辑 高电平[1] I 类 电源 Vsupply 过 电压测试 见图 7 最小逻辑 低电平[1] 温度 分类 I 室温 每个 Vsupply 引脚组合 设置在器 件规范定 义的最大 工作电压 1.5*最大 Vsupply [2] 最大逻辑 高电平[1]正向 见图 5 最小逻辑 低电平[1] 依据 1.3 部分的等 级分类 [3] 最大逻辑 高电平[1] 电流测试 I－test 反向 见图 6 最小逻辑 低电平[1] -依据 1.3 部分的等 级分类 [4] 最大逻辑 高电平[1] II 类 电源 Vsupply 过 电压测试 见图 7 最小逻辑 低电平[1] 温度 分类 II 最高工 作温度 每个 Vsupply 引脚组合 设置在器 件规范定 义的最大 工作电压 1.5*MAX(Vsupply) [2] 如果 |Inom|=<25mA, 则采用 |Inom|+10mA 或 如果 |Inom|>=25mA, 则采用 >1.4×|Inom| [1] 依据规范定义的最大逻辑高电平和最小逻辑低电平。当逻辑电平用于非数字器件时，就是指规范定义 的可以提供给器件的最大高电平或最小低电平。 [2] 电流控制在 Inom+100mA 或 1.5×Inom，取其中大的值。最大 Vsupply 的定义见 2.11。用于计算控制 电流的 Inom 值与待测的 Vsupply 引脚（或引脚组合）有关。(增加了后一句) [3] 如果 Vmin>0，电压控制 Vmax＋0.5(Vmax-Vmin)；否则，电压控制在的 1.5Vmax。（多了一种偏置方式） [4] 如果 Vmin>0，电压控制 Vmin－0.5(Vmax-Vmin)；否则，电压控制在的-0.5Vmax。（多了一种偏置方式） [5] 如果触发测试条件达到了电压或电流的控制限而没有发生闩锁，则该引脚通过了闩锁测试。全面的失 效判据见第 5 段。 [6] 用于计算触发电流的标称电流 Inom 值与 I/O 测试时给器件供电的电源 Vsuppy 引脚（或引脚组合）有 关。所有 Vsupply 必须监控，而不只是检测给测试引脚供电源的 Inom。（增加了后面这句） [7] 这里的闩锁触发条件并不表示对所有器件都是适用的。适用的触发条件可能相对严格或宽松。当采用 的触发条件与本表不同时，必须在测试结果中详细说明触发条件。 EIA/JEDEC 78A 第 11 页 图 1 闩锁测试流程 闩锁测试前 用 ATE 测试器件 DUT I－Test Vsupply 过电压测试 器件未通过 闩锁测试* 闩锁测试后 用 ATE 测试器件 器件通过 闩锁测试 降低触发电流 直至通过 器件未通过 闩锁测试* 失效 失效 失效 通过 通过 通过 通过 *Isupply 的变化超过 1.3 的失效判据。 （估计这句话是原有 标准遗留，应该没有， 编辑错误造成的） *Isupply 的变化超 过表 1 的失效判据。 EIA/JEDEC 78A 第 12 页 电流触发 I trigger 时间 操作 T1→T2 测量电源标称电流 Inom T4→T7 冷却时间（Tcool） T4→T5 测量 Isupply 前的等待时间* T5 测量 Isupply T6 如果任何 Isupply≥1.3 中定义的失效判据，说明已经发 生闩锁，必须撤除 DUT 上的电源。 * 注：等待时间必须足够长，以保证电源降低和 Isupply 稳定。 ** 最大逻辑高电平和最小逻辑低电平应根据规范定义。当逻辑电平用于非数字器件时，就是指规范定义的 可以提供给器件的最大高电平或最小低电平。 *** 在正电流触发前被试管脚应置于逻辑高电平。允许从逻辑低开始正电流触发，但失效的结果必须是在 逻辑高状态下的测试中证实的。 图 2 正电流触发（I-test）的测试波形 EIA/JEDEC 78A 第 13 页 电流触发 I trigger 时间 操作 T1→T2 测量电源标称电流 Inom T4→T7 冷却时间（Tcool） T4→T5 测量 Isupply 前的等待时间* T5 测量 Isupply T6 如果任何 Isupply≥1.3 中定义的失效判据，说明已经发 生闩锁，必须撤除 DUT 上的电源。 * 注：等待时间必须足够长，以保证电源降低和 Isupply 稳定。 ** 最大逻辑高电平和最小逻辑低电平应根据规范定义。当逻辑电平用于非数字器件时，就是指规范定义的 可以提供给器件的最大高电平或最小低电平。 *** 在负电流触发前被试管脚应置于逻辑低电平。允许从逻辑高开始负电流触发，但失效的结果必须是在 逻辑低状态下的测试中证实。 图 3 负电流触发（I-test）的测试波形 EIA/JEDEC 78A 第 14 页 时间 操作 T1→T2 测量电源标称电流 Inom T4→T7 冷却时间（Tcool） T4→T5 测量 Isupply 前的等待时间* T5 测量 Isupply T6 如果任何 Isupply≥1.3 中定义的失效判据，说明已经发 生闩锁，必须撤除 DUT 上的电源。 * 注：等待时间必须足够长，以保证触发源降低和 Isupply 稳定。 图 4 电源电压（Vsupply）过压测试波形 EIA/JEDEC 78A 第 15 页 表 2 I-test 和 Vsupply 过压测试的时间规范 限值 符号 时间间隔 参数 最小值 最大值 tr 触发上升时间 5μs 5ms tf 触发下降时间 5μs 5ms Twidth T3→T4 触发持续时间 （宽度） 2*tr 1s TOS 触发过冲 脉冲电压的 5% Tcool; T4→T7 冷却时间 ≥Twidth Tmeasure* T4→T5 测量 Isupply 前的 等待时间 3ms 5s * 注：等待时间必须足够长，以保证触发源降低和 Isupply 稳定。 EIA/JEDEC 78A 第 16 页 [1] DUT 偏置应包括需要的外接电压源 Vsupply。 [2] DUT 应进行预置，使得所有 I/O 按 4.1 的要求处于有效的状态，输出态的 I/O 应为开路。 [3] 逻辑高电平和逻辑低电平应根据规范定义。当逻辑电平用于非数字器件时，就是指规范定义的可 以提供给器件的最大高电平或最小低电平，除非这些条件与器件设置要求冲突。 [4] 除正在经受闩锁测试外，输出引脚应处于开路状态。 [5] 触发测试条件由图 2 和表 1 规定。 注： 动态器件可按 4.2.3 施加时间信号。 图 5 正向输入/输出 电流（I-test）闩锁测试的等效电路 EIA/JEDEC 78A 第 17 页 [1] DUT 偏置应包括需要的外接电压源 Vsupply。 [2] DUT 应进行预置，使得所有 I/O 按 4.1 的要求处于有效的状态，输出态的 I/O 应为开路。 [3] 逻辑高电平和逻辑低电平应根据规范定义。当逻辑电平用于非数字器件时，就是指规范定义的可 以提供给器件的最大高电平或最小低电平，除非这些条件与器件设置要求冲突。 [4] 除正在经受闩锁测试外，输出引脚应始终处于开路状态。 [5] 触发测试条件由图 3 和表 1 规定。 注： 动态器件可按 4.2.3 施加时间信号。 图 6 负向输入/输出 电流（I-test）闩锁测试的等效电路 EIA/JEDEC 78A 第 18 页 [1] DUT 偏置应包括需要的外接电压源 Vsupply。 [2] DUT 应进行预置，使得所有 I/O 按 4.1 的要求处于有效的状态，输出态的 I/O 应为开路。 [3] 逻辑高电平和逻辑低电平应根据规范定义。当逻辑电平用于非数字器件时，就是指规范定义的可 以提供给器件的最大高电平或最小低电平，除非这些条件与器件设置要求冲突。 [4] 除正在经受闩锁测试外，输出引脚应始终处于开路状态。 [5] 触发测试条件由图 4 和表 1 规定。 注： 动态器件可按 4.2.3 施加时间信号。 图 7 电源电源（Vsupply）过压闩锁测试的等效电路 EIA/JEDEC 78A 第 19 页 附录 A 与无源元件相连的特殊管脚的案例（附录 A 的全部内容是新增的） 复杂集成电路中含有相当数量的特殊性质的管脚，在闩锁测试时需要进行工程判断。本 附件给出如下指导：在闩锁测试时如何考虑那些不会在地或电源电压之间发生摆动的、不属 于数字输入、输出或是双向输入输出类的管脚。所有讨论的管脚假设都是非电源类管脚，因 此只进行电流测试。有些管脚可能从名字看暗示是电源类管脚，而实际上并不是。很多有疑 问的管脚与无源元件连接，因此提出这样的问题就很合理：既然这些管脚和引入闩锁的外部 电压没有直接相连，对这些管脚进行闩锁测试是否真的有意义？ 注: 本附录不能做为免除管脚测试的方法，只是说明什么是合理状况的一个指导。如 果一个管脚可以根据表1中的应力等级进行盲测，那就应该进行测试，因为这样产生的问题 最少。（NOTE This annex should not be used as a way to avoid testing pins but as guidance toward what is reasonable. If a pin can be blindly tested to the stress levels of Table 1 this should be done since it raises the least amount of questions.不太懂这段的意思） A.1 无源元件管脚 很多集成电流的管脚只与无源元件相连：电阻、电容和电感。在有些情况下，这些无源 元件对器件稳定是必须的，并且在闩锁测试时，需要将无源元件与器件相接。可以合理地进 行如下讨论：对只能看见无源元件的管脚，或是在有源信号引线和集成电路之间有无源元件 的管脚是否免除试验或是降低应力水平试验？这些讨论忽略了瞬间事件如静电放电（ESD） 触发闩锁的可能性。由于ESD引入闩锁的可能是实际应用中所关注的，因而，不应该对某个 管脚免除所有闩锁应力试验。 A.2 数字差分输入管脚 数字差分输入管脚产生一个特殊情形：当考虑输入端置高或置低时，这两个管脚不能同 时为高电平或低电平。保持所有输入为高电平或低电平的定义必须修正。当所有输入置高时， 差分输入的正输入端应保持在高电平，而负输入端保持在低电平。当所有输入置低时，正输 入端应保持在低电平而负输入端保持在高电平。 注：正或负的指定完全是任意的。 EIA/JEDEC 78A 第 20 页 附录 A 与无源元件相连的特殊管脚的案例（续）（附录 A 的全部内容是新增的） 电路 意见 接有一个接地电阻的管脚触发闩锁的可能性很小，因而可以不进行 测试。只有地端的回跳可能导致闩锁触发电流。为确定触发电流的 大小（amout），要确定地端回跳的可能大小，并且注入的正和负 电流大小等于地的回跳电压除以电阻值。（不知理解是否正确。） 这与有接Vss电阻的状态很相似，只是Vdd的回跳会导致触发电流。 为确定触发电流的大小（amopunt），要确定Vdd回跳的可能大小， 并且注入的正和负电流大小等于Vdd的回跳电压除以电阻值。Vdd 过压的闩锁敏感度也要测试。 输入信号和输入端之间的电阻会减小注入电流的大小。如果注入的 闩锁电流小于标准的驱动电流，可能会减小到闩锁应力时设定的电压 值除以电阻值。（很没把握） A resistor between an input signal and an input will reduce the amount of injected current. The injected latch-up current can be reduced to the compliance（什么意思？） voltage during latch-up stress divided by the resistor value if this(指什么？) is less than the standard forcing current. 这个电阻几乎没有可能引起闩锁，不进行管脚测试是合理的。 不可能是闩锁源。 不可能是闩锁源。 电容会阻止直流电流注入，但由于有电压瞬变，因此这个管脚并不 能免于闩锁。如果器件不带电容进行测试，可以通过假设信号端在 最坏情况下的电压瞬变值，来计算通过电容电流的大小，从而确定 电流注入的水平。 EIA/JEDEC 78A 第 21 页 附录 B（信息类） JESD78A 和 JESD78 的差异（附录 B 的全部内容是新增的） 本表格记录了与前版本1997年3月版的JESD78相比，2006年1月版的JESD78A标准 中，对条款所做的大多数变化。具体包括了词句的增加和删减、图片的变化和增加的附 录。没有包含一些标点符号的变化。 （具体修改已在标准中用下划线标出，这里不再给出具体翻译文字。）