数字射频存储器DRFM设计方法研究

第38卷第3期(总第149期)2009年9月火控雷达技术FireControlRadarTechnologyVol.38No.3(Serise148)Sep.2009收稿日期:2009203210作者简介:吕海涛,男,1981年生,助理工程师。研究方向为射频仿真。数字射频存储器(DRFM)设计方法研究吕海涛(91336部队　秦皇岛　066326)【摘要】通过对数字射频存储器(DRFM)的基本原理和特性进行分析,对其具体组成和配置进行详细的剖析,总结出其具体设计中需要注意的事项和在数字采样和存储方面的优势。并对一些关键技术问 题 快递公司问题件快递公司问题件货款处理关于圆的周长面积重点题型关于解方程组的题及答案关于南海问题 进行了阐述。关键词:数字射频存储器;延时;高速数据传输;A/D;D/A中图分类号:TP333　　　　文献标识码:A　　　　文章编号:100828652(2009)032034204StudyonDesignMethodsofDigitalRFMemoryLvHaitao(Theunit91336ofPLA,Qinhuangdao066326)Abstract:BasicprincipleandcharacteristicofdigitalRFmemory(DRFM)isanalyzed,detailedcompositionandconfigurationareprovided;andapplicationadvantagesofDRFMindigitalsamplingandmemoryaresummarized.ItemsshouldbepaidcloseattentioninDRFMdesignaregivenandsomekeytechnicalissuesareelaborated.Keywords:digitalRFmemory;delay;highspeeddatatransmission;A/D;D/A1　引言随着数字采样及存储技术的发展,数字射频存储器(DRFM)已成为当前电子干扰措施的重要手段。作为现代电子对抗领域实现相参欺骗干扰的一个重要手段。针对诸如脉冲多普勒、线性调频或相位编码等相参威胁信号,DRFM提供了其它延时技术不能获得的性能。无论延时多少,也无论复制次数如何,都能维持输出的相参性。这使得可以在距离欺骗的同时进行速度欺骗。2　基本原理其基本工作原理如图1所示,数字储频将输入模拟信号变成数字量,保存在数字存储器中。需要时,再从存储器中读出,转换成模拟信号输出。由于受到数字器件速度的影响,目前数字储频只能在基带频率上进行,在构成射频信号存储器时,还需进行上、下变频处理。图1　DRFM原理框图输入的射频信号是频带受限信号,将其转换到存贮器的工作频带(通常为基带),然后用高速ADC对它进行中频采样,得到由二进制数据表示的离散量化值。这些采样数据按照存贮控制器的安排顺序写入存贮器的存贮单元,采集数据的时间长度受存储器容量的限制。当需要重放原始信号时,可按相反的过程进行。控制器按照以前存贮时的同样顺序选择存贮单元的地址,读出的数据流经D/A变换后,输出离散的模拟值,再经过适当滤波便可获得原始基第3期吕海涛:数字射频存储器(DRFM)设计方法研究带信号。然后,通过采用完全相同的参考信号,可把基带信号转换回到与原始输入相参的射频信号。3　组成与配置311　组成DRFM主要由ADC(含DEMUX)、FPGA及其配置存储器PROM、DAC(含MUX)、双口SRAM、时钟电路和电源稳压电路等几部分组成。第一部分:ADC电路。它对输入的射频信号进行A/D变换,得到数据率与采样时钟相同的高速数据流;然后通过ADC内置的1∶4DEMUX(数据复用器)进行数据降速处理,输出较低速的数据流给FP2GA。第二部分:FPGA及其配置存储器PROM。FP2GA是DRFM的控制模块,它将实现对ADC、DAC、SRAM等芯片的逻辑控制,协调其时序关系,完成对数据流的降速、升速、延时、格式转换以及复杂调制能力,并能与外部接口进行串口或并口通讯。存储器PROM在DRFM每次上电时完成对FPGA的逻辑配置。第三部分:DAC电路。DAC内嵌的4∶1MUX对从FPGA送来的数据流进行升速处理,然后送给DAC模块进行D/A变换,输出经过延时的射频模拟信号。第四部分:双口SRAM。它将对A/D采集数据的数字存储。第五部分:时钟同步电路,它通过对输入时钟的驱动、多路分配、分频等处理为ADC、FPGA、DAC等芯片提供工作时钟。第六部分:电源稳压电路。通过DC/DC变换,电源电路可将输入的+5V、-5V稳压得到多个低压电压,如+215V、+118V、+115V、-212V等,以满足ADC、FPGA、DAC等芯片的供电需要。312　高速ADC及DAC设计a.高速ADC由于DRFM输入信号带宽通常为500MHz,根据奈奎斯特采样定理,采样时钟不应小于1GHz,另外为保证寄生信号抑制,AD位数不少于8bit;通常情况下ADC选用1∶4DEMUX方式,采样时钟选择112GHz,此时ADC输出40bit数据,数据率为1200/4=300MHz,数据逻辑形式为LVDS,该差分数据满足FPGAI/O口对信号电平和速率的要求,所以可直接与FPGA接口。b.高速DAC高速DAC性能指标十分优越,内嵌有4∶1的多路复用器(MUX),转换速率高达112Gsps,能大大简化DRFM 方案 气瓶 现场处置方案 .pdf气瓶 现场处置方案 .doc见习基地管理方案.doc关于群访事件的化解方案建筑工地扬尘治理专项方案下载 设计。由于DAC时钟与ADC采样时钟必须相同,这里以112GHz为例,此时DAC从FPGA输入40bit差分数据对(80根数据线),数据率为1200/4=300MHz,接口电平为LVDS;该数据经内部4∶1MUX变换成10bit高速数据流送给D/A变换器,输出一路10dBm的差分模拟信号(或4dBm的单端模拟信号)。输出信号质量如图2和图3所示。53火控雷达技术第38卷313　双口SRAM受FPGA内部存储器容量和速度的限制,可用外部SRAM存储采集到的射频脉冲数据,而将FP2GA内部存储器作为外部存储器的补充或用于数字信号处理时的配置逻辑资源,使设计更具灵活性。由于DRFM具有同时读写存储空间的能力,该SRAM应选择双端口形式。为解决读写速度问题,FPGA需对从ADC读入的数据流进行进一步的降速处理,以增大数据宽度为代价来满足SRAM接口速度要求。以采样率1Gsps,最大延时1ms,量化位数10bit为例,计算所需的存储容量:1ms1ns÷4=14×106=250,000Words=24411Kwords=256K×40bit(或128K×72bit)单片128K×80bit存储器不易找到,可选择128K×72bit的双口SRAM,不足的最低位数可舍弃(相当于量化位数变为9bit,仍可满足指标要求)或采用FPGA内部BlockRAM来补足字节宽度均可。当采样速率超过1Gsps时,存储容量不足的问题也可通过上述方法来解决。RAM的容量为9M位,用1片128K×72的同步双口静态RAM实现,通过高速数据复用器,达到1000MHz以上的数据率。在设计中,将采用高速PCB设计 规范 编程规范下载gsp规范下载钢格栅规范下载警徽规范下载建设厅规范下载 和先进的EDA软件,使系统能稳定工作在1GHz以上的速度范围。314　FPGA及其配置解决方案我们可以充分利用FPGA在高速数据传输方面的优势,首先我们使用的FPGA拥有几百个I/O口,这些I/O口可以同时对多个外围电路进行访问。FPGA在整个系统中处于中心地位,它负责通讯控制,接收触发信号和控制指令,对数据进行组合和分离,对RAM的读写进行控制,将数据不断送往D/A转换器,并且产生各种时序信号。315　控制接口DRFM的控制接口包括两部分:通用标准串口和专用并行接口。基本设计考虑是:DRFM组件含电平转换芯片,其输出接口可通过电缆直接与PC或 笔记 哲学笔记pdf明清笔记pdf政法笔记下载课堂笔记下载生物化学笔记PDF 本电脑相连;并行接口采用数据总线(DB)和控制总线(CB)方式组成,且能与逻辑电平兼容。以上控制信号可根据用途或用户需要随意增减,其余位数留作备用。DRFM硬件平台只需预留足够的DB和CB宽度,而对于管脚的用户定义可通过对FPGA的二次开发,修改内部控制软件来实现,这大大提高了DRFM组件的通用性。316　高速PCB布线考虑在电子系统中,需要各种长度的走线。在这些走线上,信号从线的始端(例如信号源)传输到终端(例如负载)需要一定的时间。已经证实电信号在分布良好的导线中的传输速度为3×108m/s。假设走线的长度为50cm,信号从始端到终端就需要117ns,也就是说,信号存在117ns的延时。这种延时在低速系统中可以忽略,但在高速电路中,这个数量级的延时是不能忽略的。高速电路板的设计还需考虑其它问题,例如当信号在导线上高速传输时,如果始端阻抗与终端阻抗不匹配,将会出现电磁波的反射现象,它会使信号失真,产生有害的干扰脉冲,从而影响整个系统的运行。因此,在设计高速电路时,选择一款高性能的EDA工具和PCB设计软件是非常重要的。借助于功能强大、性能卓越的软件,且遵循以下高速PCB布线规则,可设计出满足指标要求的高质量电路板。3.7　高速PCB信号线的布线基本原则合理选择层数。高频电路往往集成度较高,且布线密度较大,因此必须采用多层板进行布线,这也是降低干扰的有效手段。合理地选择层数,可以大幅度地降低印制电路板的尺寸,充分利用中间层来设置屏蔽,更好地实现就近接地,有效地降低寄生电感,缩短信号的传输长度,大幅度地降低信号间的交叉干扰等。减少高速电路器件管脚间引线的弯折。高频电路布线的引线最好采用全直线,需要弯折时,可用45°折线或圆弧线,这样可以减少高频信号对外的发射和相互间的耦合。缩短高频电路器件管脚间的引线。满足布线最短的最有效手段是在自动布线前对重点高速网络进行布线预约。减少高频电路器件管脚间的引线层间交替。所谓减少引线的层间交替,是指减少元件连接过程中所用的过孔。一个过孔可以带来约015pF的分布电容,减少过孔数量能显著地提高速度。注意信号线近距离平行走线时所引入的交叉干扰。若无法避免平行分布,可在平行信号线的反面布置大面积的地,从而大幅度地减少干扰。同层内平行走线几乎无法避免,但是在相邻的两个层的走线方向务必取为相互垂直,在高频电路布线中最好在相邻层分别进行水平和垂直布线。对特别重要的信号线或局部单元实施地线包围63第3期吕海涛:数字射频存储器(DRFM)设计方法研究的措施。对时钟等单元局部进行包地处理对高速系统将非常有益。各类信号走线不能形成环路,也不能形成电流环路。每个集成电路块附近应在靠近电源管脚的地方设置一些高频去耦电容,以减少电源电压的瞬时过冲,去除毛刺。另外,任何高速和高功耗的器件应尽量放置在一起。318　地线设计在电子设备中,控制干扰的重要方法是接地。如能将接地和屏蔽正确结合起来使用,可以解决大部分的干扰问题。在电子设备中,地线结构大致分为系统地、机壳地(屏蔽地)、数字地(逻辑地)和模拟地等。在地线设计中应注意以下几点:·正确选择单点接地和多点接地·将数字电路和模拟电路分开·尽量加粗接地线·将地线构成闭环路表1　元器件指标型号失效率(10-6)数量型号失效率(10-6)数量A/D121变压器12D/A121时钟电路21SRAM模块31电源14FPCA101其它21PlatformFlash31319　可靠性设计为了满足系统的要求,在DRFM组件设计时将选择符合可靠性要求的接插件,芯片全部采用工业级温度范围,并对芯片进行老化处理,严格按照本公司有关质量标准进行管理。DRFM模块主要元器件的指标见表1。经计算失效率为:50×10-6/h因此,整个DRFM组件的MTBF为20000h,满足使用要求。在DRFM设计中,应该对组件产生的热量采取有效的散热措施,并在 规定 关于下班后关闭电源的规定党章中关于入党时间的规定公务员考核规定下载规定办法文件下载宁波关于闷顶的规定 的高低温环境下进行长时间的运行测试,以满足指标要求。4　结束语数字射频存储器(DRFM)已经凭借其对数据良好的延时性,和维持输出的相参性,成为当前数字采样和高速存储领域最优的应用手段。必将在未来的武器装备中起到更重要的作用。参考文献:[1]　方辉煜,李启全,吴永刚.防空导弹武器系统仿真[M].宇航出版社,1995.[2]　穆虹,甘伟佑,翟春惠.防空导弹雷达导引头设计[M].宇航出版社,1996.[3]　林象平.雷达对抗原理[M].北京:国防工业出版社,1985.[4]　丁鹭飞,耿富录.雷达原理[M].西安:西安电子科技大学出版社,1995.[5]　苏涛,吴顺君.高速实时信号处理与高性能数字信号处理器[M].西安:西安电子科技大学出版社,1997.73 空白页面