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针对DDR2-800和DDR3的PCB信号完整性设计.doc

针对DDR2-800和DDR3的PCB信号完整性设计.doc

上传者: faluory 2014-04-01 评分 5 0 120 16 544 暂无简介 简介 举报

简介:本文档为《针对DDR2-800和DDR3的PCB信号完整性设计doc》,可适用于IT/计算机领域,主题内容包含针对DDR和DDR的PCB信号完整性设计摘要本文章主要涉及到对DDR和DDR在设计印制线路板(PCB)时考虑信号完整性和电源完整性的设计事项这些是具符等。

针对DDR和DDR的PCB信号完整性设计摘要本文章主要涉及到对DDR和DDR在设计印制线路板(PCB)时考虑信号完整性和电源完整性的设计事项这些是具有相当大的挑战性的。文章重点是讨论在尽可能少的PCB层数特别是层板的情况下的相关技术其中一些设计方法在以前已经成熟的使用过。介绍目前比较普遍使用中的DDR的速度已经高达Mbps甚至更高的速度如Mbps而DDR的速度已经高达Mbps。对于如此高的速度从PCB的设计角度来讲要做到严格的时序匹配以满足波形的完整性这里有很多的因素需要考虑所有的这些因素都是会互相影响的但是它们之间还是存在一些个性的它们可以被分类为PCB叠层、阻抗、互联拓扑、时延匹配、串扰、电源完整性和时序目前有很多EDA工具可以对它们进行很好的计算和仿真其中CadenceALLEGROSI和Ansoft’sHFSS使用的比较多。HYPERLINK"http:spaceednchinacomuploadeecbffaedcJPG"t"blank"表:DDR和DDR要求比较表显示了DDR和DDR所具有的共有技术要求和专有的技术要求。PCB的叠层(stackup)和阻抗对于一块受PCB层数约束的基板(如层板)来说其所有的信号线只能走在TOP和BOTTOM层中间的两层其中一层为GND平面层而另一层为VDD平面层Vtt和Vref在VDD平面层布线。而当使用层来走线时设计一种专用拓扑结构变得更加容易同时由于Power层和GND层的间距变小了从而提高了PI。互联通道的另一参数阻抗在DDR的设计时必须是恒定连续的单端走线的阻抗匹配电阻Ohms必须被用到所有的单端信号上且做到阻抗匹配而对于差分信号Ohms的终端阻抗匹配电阻必须被用到所有的差分信号终端比如CLOCK和DQS信号。另外所有的匹配电阻必须上拉到VTT且保持OhmsODT的设置也必须保持在Ohms。在DDR的设计时单端信号的终端匹配电阻在和Ohms之间可选择的被设计到ADDRCMDCNTRL信号线上这已经被证明有很多的优点。而且上拉到VTT的终端匹配电阻根据SI仿真的结果的走线阻抗电阻值可能需要做出不同的选择通常其电阻值在Ohms之间。而差分信号的阻抗匹配电阻始终在Ohms。图:四层和六层PCB的叠层方式互联通路拓扑对于DDR和DDR其中信号DQ、DM和DQS都是点对点的互联方式所以不需要任何的拓扑结构然而列外的是在multirankDIMMs(DualInLineMemoryModules)的设计中并不是这样的。在点对点的方式时可以很容易的通过ODT的阻抗设置来做到阻抗匹配从而实现其波形完整性。而对于ADDRCMDCNTRL和一些时钟信号它们都是需要多点互联的所以需要选择一个合适的拓扑结构图列出了一些相关的拓扑结构其中FlyBy拓扑结构是一种特殊的菊花链它不需要很长的连线甚至有时不需要短线(Stub)。对于DDR这些所有的拓扑结构都是适用的然而前提条件是走线要尽可能的短。FlyBy拓扑结构在处理噪声方面具有很好的波形完整性然而在一个层板上很难实现需要层板以上而菊花链式拓扑结构在一个层板上是容易实现的。另外树形拓扑结构要求AB的长度和AC的长度非常接近(如图)。考虑到波形的完整性以及尽可能的提高分支的走线长度同事又要满足板层的约束要求在基于层板的DDR设计中最合理的拓扑结构就是带有最少短线(Stub)的菊花链式拓扑结构。对于DDR这所有的拓扑结构都适用只是有少许的差别。然而菊花链式拓扑结构被证明在SI方面是具有优势的。对于超过两片的SDRAM通常是根据器件的摆放方式不同而选择相应的拓扑结构。图显示了不同摆放方式而特殊设计的拓扑结构在这些拓扑结构中只有A和D是最适合层板的PCB设计。然而对于DDR所列的这些拓扑结构都能满足其波形的完整性而在DDR的设计中特别是在Mbps时则只有D是满足设计的。图:带有片SDRAM的ADDRCMDCNTRL拓扑结构图:带有片SDRAM的ADDRCMDCNTRL拓扑结构时延的匹配在做到时延的匹配时往往会在布线时采用trombone方式走线另外在布线时难免会有切换板层的时候此时就会添加一些过孔。不幸的是但所有这些弯曲的走线和带过孔的走线将它们拉直变为等长度理想走线时此时它们的时延是不等的如图所示。显然上面讲到的trombone方式在时延方面同直走线的不对等是很好理解的而带过孔的走线就更加明显了。在中心线长度对等的情况下trombone走线的时延比直走线的实际延时是要来的小的而对于带有过孔的走线时延是要来的大的。这种时延的产生这里有两种方法去解决它。一种方法是只需要在EDA工具里进行精确的时延匹配计算然后控制走线的长度就可以了。而另一种方法是在可接受的范围内减少不匹配度。图:Trombone和Vias的实例图:针对trombone的仿真电路和仿真波形对于trombone线时延的不对等可以通过增大L的长度而降低因为并行线间会存在耦合其详细的结果可以通过SigXP仿真清楚的看出如图L(图中的S)长度的不同其结果会有不同的时延尽可能的加长S的长度则可以更好的降低时延的不对等。对于微带线来说L大于倍的走线到地的距离是必须的。trombone线的时延是受到其并行走线之间的耦合而影响一种在不需要提高其间距的情况下并且能降低耦合的程度的方法是采用sawtooth线。显然sawtooth线比trombone线具有更好的效果但是它需要更多的空间。由于各种可能造成时延不同的原因所以在实际的设计时要借助于CAD工具进行严格的计算从而控制走线的时延匹配。考虑到在图中层板上的过孔的因素当一个地过孔靠近信号过孔放置时则在时延方面的影响是必须要考虑的。先举个例子在TOP层的微带线长度是milsBOTTOM层的微带线也是mils线宽都为mils且过孔的参数为:barreldiameter=mils,paddiameter=mils,antipaddiameter=mils。这里有三种方案进行对比考虑一种是通过过孔互联的这个过孔附近没有任何地过孔那么其返回路径只能通过离此过孔mils的PCB边缘来提供第二种是一根长达mils的微带线第三种是在一个信号线的四周有四个地过孔环绕着。图显示了带有Ohm的常规线的SParameters从图中可以看出带有四个地过孔环绕的信号过孔的SParameters就像一根连续的微带线从而提高了S特性。由此可知在信号过孔附近缺少返回路径的情况下则此信号过孔会大大增高其阻抗。当今的高速系统里在时延方面显得尤为重要。现做一个测试电路类似于图驱动源是一个线性的Ohms阻抗输出的梯形信号信号的上升沿和下降沿均为ps幅值为V。此信号源按照图的三种方式且其端接一Ohms的负载其激励为一MHz的周期信号。在V这一点我们观察从信号源到接收端之间的时间延迟显示出来它们之间的时延差异。其结果如图所示在图中只显示了信号的上升沿从这图中可以很明显的看出带有四个地过孔环绕的过孔时延同直线相比只有ps而在没有地过孔环绕的情况下其时延是ps。由此可知在信号过孔的周围增加地过孔的密度是有帮助的。然而在层板的PCB里这个就显得不是完全的可行性由于其信号线是靠近电源平面的这就使得信号的返回路径是由它们之间的耦合程度来决定的。所以在层的PCB设计时为符合电源完整性(powerintegrity)要求对其耦合程度的控制是相当重要的。对于DDR和DDR时钟信号是以差分的形式传输的而在DDR里DQS信号是以单端或差分方式通讯取决于其工作的速率当以高度速率工作时则采用差分的方式。显然在同样的长度下差分线的切换时延是小于单端线的。根据时序仿真的结果时钟信号和DQS也许需要比相应的ADDRCMDCNTRL和DATA线长一点。另外必须确保时钟线和DQS布在其相关的ADDRCMDCNTRL和DQ线的当中。由于DQ和DM在很高的速度下传输所以需要在每一个字节里它们要有严格的长度匹配而且不能有过孔。差分信号对阻抗不连续的敏感度比较低所以换层走线是没多大问题的在布线时优先考虑布时钟线和DQS。HYPERLINK"http:spaceednchinacomuploaddfbbefbcedefbJPG"t"blank"图:带有过孔互联通道的sparameters图:图三种案例的发送和接收波形串扰在设计微带线时串扰是产生时延的一个相当重要的因素。通常可以通过加大并行微带线之间的间距来降低串扰的相互影响然而在合理利用走线空间上这是一个很大的弊端所以应该控制在一个合理的范围里面。典型的一个规则是并行走线的间距大于走线到地平面的距离的两倍。另外地过孔也起到一个相当重要的作用图显示了有地过孔和没地过孔的耦合程度在有多个地过孔的情况下其耦合程度降低了dB。考虑到互联通路的成本预算对于两边进行适当的仿真是必须的当在所有的网线上加一个周期性的激励将会由串扰产生的信号抖动通过仿真可以在时域观察信号的抖动从而通过合理的设计综合考虑空间和信号完整性选择最优的走线间距。图:相互耦合走线的sparameters电源完整性这里的电源完整性指的是在最大的信号切换情况下其电源的容差性。当未符合此容差要求时将会导致很多的问题比如加大时钟抖动、数据抖动和串扰。这里可以很好的理解与去偶相关的理论现在从”目标阻抗”的公式定义开始讨论。Ztarget=VoltagetoleranceTransientCurrent               ()在这里关键是要去理解在最差的切换情况下瞬间电流(TransientCurrent)的影响另一个重要因素是切换的频率。在所有的频率范围里去耦网络必须确保它的阻抗等于或小于目标阻抗(Ztarget)。在一块PCB上由电源和地层所构成的电容以及所有的去耦电容必须能够确保在KHz左右到MH左右之间的去耦作用。频率在KHz以下在电压调节模块里的大电容可以很好的进行去耦。而频率在MHz以上的则应该由片上电容或专用的封装好的电容进行去耦。实际的电源完整性是相当复杂的其中要考虑到IC的封装、仿真信号的切换频率和PCB耗电网络。对于PCB设计来说目标阻抗的去耦设计是相对来说比较简单的也是比较实际的解决方案。在DDR的设计上有三类电源它们是VDD、VTT和Vref。VDD的容差要求是而其瞬间电流从Idd到Idd大小不同详细在JEDEC里有叙述。通过电源层的平面电容和专用的一定数量的去耦电容可以做到电源完整性其中去耦电容从nF到uF大小不同共有个左右。另外表贴电容最合适它具有更小的焊接阻抗。Vref要求更加严格的容差性但是它承载着比较小的电流。显然它只需要很窄的走线且通过一两个去耦电容就可以达到目标阻抗的要求。由于Vref相当重要所以去耦电容的摆放尽量靠近器件的管脚。然而对VTT的布线是具有相当大的挑战性因为它不只要有严格的容差性而且还有很大的瞬间电流不过此电流的大小可以很容易的就计算出来。最终可以通过增加去耦电容来实现它的目标阻抗匹配。在层板的PCB里层之间的间距比较大从而失去其电源层间的电容优势所以去耦电容的数量将大大增加尤其是小于nF的高频电容。详细的计算和仿真可以通过EDA工具来实现。时序分析对于时序的计算和分析在一些相关文献里有详细的介绍下面列出需要设置和分析的个方面:写建立分析:DQvsDQS写保持分析:DQvsDQS读建立分析:DQvsDQS读保持分析:DQvsDQS写建立分析:DQSvsCLK写保持分析:DQSvsCLK写建立分析:ADDRCMDCNTRLvsCLK写保持分析:ADDRCMDCNTRLvsCLK表举了一个针对写建立(WriteSetup)分析的例子。表中的一些数据需要从控制器和存储器厂家获取段”Interconnect”的数据是取之于SI仿真工具。对于DDR上面所有的项都是需要分析的而对于DDR项和项不需要考虑。在PCB设计时长度方面的容差必须要保证totalmargin是正的。表:针对DQvsDQS的DDR写保持时域分析案例PCBLayout在实际的PCB设计时考虑到SI的要求往往有很多的折中方案。通常需要优先考虑对于那些对信号的完整性要求比较高的。画PCB时当考虑一下的一些相关因素那么对于设计PCB来说可靠性就会更高。首先要在相关的EDA工具里要设置好里设置好拓扑结构和相关约束。将BGA引脚突围将ADDRCMDCNTRL引脚布置在DQDQSDM字节组的中间由于所有这些分组操作为了尽可能少的信号交叉一些独立的管脚也许会被交换到其它区域布线。由串扰仿真的结果可知尽量减少短线(stubs)长度。通常短线(stubs)是可以被削减的但不是所有的管脚都做得到的。在BGA焊盘和存储器焊盘之间也许只需要两段的走线就可以实现了但是此走线必须要很细那么就提高了PCB的制作成本而且不是所有的走线都只需要两段的除非使用微小的过孔和盘中孔的技术。最终考虑到信号完整性的容差和成本可能选择折中的方案。将Vref的去耦电容靠近Vref管脚摆放Vtt的去耦电容摆放在最远的一个SDRAM外端VDD的去耦电容需要靠近器件摆放。小电容值的去耦电容需要更靠近器件摆放。正确的去耦设计中并不是所有的去耦电容都是靠近器件摆放的。所有的去耦电容的管脚都需要扇出后走线这样可以减少阻抗通常两端段的扇出走线会垂直于电容布线。当切换平面层时尽量做到长度匹配和加入一些地过孔这些事先应该在EDA工具里进行很好的仿真。通常在时域分析来看差分线里的两根线的要做到延时匹配保证其误差在ps而其它的信号要做到ps。DIMM之前介绍的大部分规则都适合于在PCB上含有一个或更多的DIMM唯一列外的是在DIMM里所要考虑到去耦因素同在DIMM组里有所区别。在DIMM组里对于ADDRCMDCNTRL所采用的拓扑结构里带有少的短线菊花链拓扑结构和树形拓扑结构是适用的。案例上面所介绍的相关规则在DDRPCB、DDRPCB和DDRDIMMPCB里都已经得到普遍的应用。在下面的案例中我们采用MOSAID公司的控制器它提供了对DDR和DDR的操作功能。在SI仿真方面采用了IBIS模型其存储器的模型来自MICRONTechnolgy,Inc对于DDRSDRAM的模型提供了Mbps的速率。在这里数据是操作是在Mbps下的。对于不带缓存(unbuffered)的DIMM(MTDDRcc)EBD模型是来自MicronTechnology下面所有的波形都是采用通常的测试方法且是在SDRAMdie级进行计算和仿真的。图所示的层板里只在TOP和BOTTOM层进行了布线存储器由两片的SDRAM以菊花链的方式所构成。而在DIMM的案例里只有一个不带缓存的DIMM被使用。图是对TOPBOTTOM层布线的一个闪照图和信号完整性仿真图。图:只有在TOP和BOTTOM层走线的DDR的仿真波形(左边的是ADDRESS和CLOCK网络右边的是DATA和DQS网络其时钟频率在MHz数据通信率为Mbps)图:只有在TOP和BOTTOM层走线的DDR的仿真波形(左边的是ADDRESS和CLOCK网络右边的是DATA和DQS网络其时钟频率在MHz数据通信率为Mbps)图:只有在TOP和BOTTOM层走线的DDRDIMM的仿真波形(左边的是ADDRESS和CLOCK网络右边的是DATA和DQS网络)最好图显示了两个经过比较过的数据信号眼图一个是仿真的结果而另一个是实际测量的。在上面的所有案例里波形的完整性的完美程度都是令人兴奋的。图:MbpsDDR的数据信号仿真眼图(红)和实测眼图(蓝)结论本文针对DDRDDR的设计SI和PI的各种相关因素都做了全面的介绍。对于在层板里设计Mbps的DDR和DDR是可行的但是对于DDRMbps是具有很大的挑战性。

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