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芯片IO及ESD设计.pdf

芯片IO及ESD设计

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2013-12-23 0人阅读 举报 0 0 0 暂无简介

简介:本文档为《芯片IO及ESD设计pdf》,可适用于IT/计算机领域

●●●●●:::质■工程卷中嘲分类号:TN文献标识码:B文意编号:()Abstract:IntroducethefunctionofI/buffersofaIICMOSaorta。dealgnforcircuitsandlayoutdesignofI/ObufferwithconsideringsomeklndltofeffectandtaketheESDproblemtobediscussed.KaywordmI/Buffer:ESDCMOS.ChumbertTNIBc~Wcode:BArticlelow()t针对引脚的输人输出缓冲(I/Obuffer)电路设计也可以称为输入输出接口(/ointerFace)电路设计是一颗完整芯片设计中不可或缺的组成部分但是详细论述其设计规则的文章或者著作在国内却比较鲜见这对初学者或者没有这方面经验的工程师九疑会造成困惑。本文以CMOS工艺为例较全面的论述i/缓冲电路设计中各种考虑可以作为芯片引脚输入输出电路设计的一个参考。根据l/缓冲电路应用标的不同可将其分为输入、输出等』L类详见表。.输出缓冲输出缓冲电路的功能要求能够驱动大的片外负载通常为~pF并且提供适当的上升/下降时间。一组连续的大尺寸的缓冲器益的。大尺寸的管子容易受闩锁效应(atchup)的影响:住版图设计时建议采用保护环(Guardrings)保护以避免H锁效应如图所示。在图巾用P作为内保护环而N作为外保护环(nnwe儿)。一种常见的输出电路如图所示En是输出电路的使能信号Dout是输出数掘MS管组台的功能如图中所示。当En为低而Dout有效时A、B均为高电平输出Y(buffer)对驱动能力的提高是有潮~表lI/o缓冲电路的分类输出(Output)仅从芯片内部输出信号输入(Input)仅从芯片外部输入信号双向(Bidirectiona)双向的.兼有输入输出功能电源/时钟(VDDIGND/CLK)等驱动能力较强不能引入较大噪声的外部输入模拟(Analog)传输精确的模拟信号舌哥鹰量ELECTROMCSQUALITYQualityEngineering为低.且由外向里看为高阻抗状态如果Dout未定则Y为高阻。需要注意的是最后输出级的管子尺寸要大到能够提供足够的电流源或电流沉并且减少延迟时间。其负面影响是电流变化率(di/dt)变大而使穿过输出点到封装的压焊线上的L(di/dt)噪声增大从而导致较大的片上噪声。在高性能的芯片中如位的微处理器如果多个I/输出驱动电路工作状态相似时L(di/dt)噪NANDI丽Y降低L(di/dt)噪声的电路OO帮糯维普资讯http:wwwcqvipcom质量工程卷QualityEngineering声可能逐步增强会影响片速度。图通过JJu入一个闸控制信号(SlJ)评结合时序的拧制可以减小L(d/dt)噪声。.输入缓冲输入数信弓电平如粜和片内部需要电平一致就需要升压或者降J土电路进行洲整。注意这个升J土/降压是邕片电压可以提供的电平否可能需要DC/DC电路来完成如芯片供电电压为.V和.V某外部信号供电电平为.V而片内部使『j该信号的供电电平为.就需要降压。电旋转换电路如图所示分别将高或低的片外电平进行转换以适台片内使川(a)为升压电路图(b)为降压电路VDDH接高电平VDDL接低电平。输入缓冲电路的另外一个作VDDHAYAAc·⋯.●●●●●r}】是对噪声的滤除。对于噪声的危霄噪声寄生任信弓电平上可能造成比较器的误判就是一个突出的例子。施密特触发器利用磁滞效应的原理对消除这种噪声十扰有很好的效果。是施密特触发器的结构千¨磁滞现象巾的磁滞回路。这样即使重替噪声(niSe)混入电路该噪声如果没有超越磁滞宽度的话输出就不会产生多次拉动(mutjputnBBer)的浸动作只会出现与磁滞宽度相同的响应延迟。静电放电保护也是输入缓冲电路的一个纂本功能通常用极管钳位如粜电压过高将会使其导通使大电流泄l止在后文的静电放电保护部分会有更多讨论。.双向缓冲双向缓冲即兼有输入输出功VDDLT亡A能的双向缓冲电路输出时有态驱动可以使用使能(enabe)信来分输入输出状态。日.可以优化三态输出以避免使门大尺寸的管子。根据前面对输入和输出缓冲的单独描述组台起米用使能信弓‘控制得出双向缓冲电路立u图所示。图给出了一个.“m工艺的舣向I/缓冲简化电路。是其版。该电路及版图设计包括了保护电阻、保护极管、保护环、场氧钳制(Fie】dxdeClampS)等。.模拟信号引脚接口电路模拟信号引脚接口电路是直接将模拟信弓精确的输入或输出故无须额外的缓冲电路(buffer)而且保护电路也可对电J土/电流信号有所扭⋯I。图给出了一种(a)升矗龟露压话黼耀一舟碰芨’蠢BonPad双向缓冲电路的结构框图帮期、。Aj滞窥象串曲磁滞回路模拟信号引脚接r=I电路的结构和等效电路。三极管的短接方式实际等效为极管如果工艺库提供专¨的极管则九须这样的替代。电源时钟等信号的引脚电路与之类似。有时还需要串接一个保护电阻其作用是避免大电流对极管的冲击而坏处是可能引入热噪声。x,t于输入缓保护电阻的值应该设计得较大如到欧姆电源、时钟信号的缓冲电路则选择小一些。.ESD保护ELECTRONICSQUALITY鼋辛蜃量●●●●●●::维普资讯http:wwwcqvipcom●●●●●:●:通常穿尼龙制品的人体静电可能达到OV的高压V左右的放电可以产生可见火花而仅V左右的电压就可能毁坏没有静电保护的芯片。在常工作情况下静电放电保护电路设计除对静电放电保护外还有栅氧化层(GateOxide)的可靠性避免额外漏电等问题j有省电模式的芯片静电放电电路还须考虑在省电模式时避免额外漏电流对内部片产生误操作。在静电放电发生时保EO●●●●..⋯⋯护电路必须保护内部电路不受放电电流伤害。此外还需要考虑静电放电保护电路的低持有电压(ItodingVoltage)特性可能带来的闩锁效应(LatchuP)或类似闭锁效应(IatChupLike)。这也使得高性能的静电放电电路设计变得复杂如果要详细讨论这些问题需要单独的论述。静电放电保护标准有常用的工业标准(/ooov)IEC标准(/一OV./OOV)缓冲的简化电路umnunbufferedInbTIO一InI。“,tic,萌茵圣辛鹰量ELECTRONICSQUALITY质■工程卷QualityEngineering等可以根据芯片工作环境做相应的保护设计图给出了人体静电放电模型及静电放电保护电路工作时电流回路示意图。高压将钳位二极管导通电流经VDD静电放电钳制电路等泄入地端避免内部电路受损。一种常见的ESD钳制电路如图所示。芯片正常工作时A点电位为高B点为低Mn不导通。当瞬间的静电高压冲击到来时图中的二极管导通VDD为静电高压RC电路对高压有延迟故A点电压较VDD上升慢而使反相器PMOS管导通B点电压上升使大尺寸的Mn管导通静电电流被泄载掉。需要注意人体静电放电上升时间为I"ls量级芯片启动为ms量级ESD钳制电路的RC时间常数应在两者之间通常可以取.“s到“s量级。另外高压对电路}『}l击的效应是较难模拟的ESD电路的版图设计需要特别小。ESD保护设计随着cMOs工艺的演进而越来越困难迄今已有六百多件ESD相关的美国专利。而且ESD更应当从片全局考虑而不只是InputPADOutputPAD或PowerPAD的问题。各个PAD都有很好的ESD防护能力并不说明整个心H片的ESD防护能力就一定好。采用整片(whOleChip)防护结构是一个好的选择也能节省I/oPADV叻V叻GND■●■模拟I/O的结构和等效电路(以TMSC.“m工艺为例)ee第lt期维普资讯http:wwwcqvipcomkV的人体静电放电模型简化的pad静电保护芯片内部ESD钳制电路另外的pad忘片鸽露’摸L⋯⋯⋯vSS蠢电路皓辆的ESD钳制电路IC卜n五‘置Y中开仪器Http://www.chinakey.corn.cn每⋯⋯ELECTRONICSQUALITY哥质量●●●:维普资讯http:wwwcqvipcom

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