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ISE7.1i快速入门教程.pdf

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上传者: 18*******86@sina.cn 2013-12-10 评分1 评论0 下载0 收藏10 阅读量869 暂无简介 简介 举报

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ISE7.1i 快速入门教程 ISE7.1i 快速入门教程 声明:本文档仅供内部学习交流,禁止传抄! 电子科技大学 VLSI 设计中心 2010 年 5 月 12 日 ISE7.1i 快速入门教程 目 录 一、启动ISE软件 ......................................................................................1 二、创建项目工程(Project) .................................................................2 三、综合(Synthesize) ...........................................................................5 四、用户约束(User Constraints)——定义输入输出管脚约束 .........7 五、设计实现(Implement Design).......................................................8 六、下载配置.............................................................................................9 说明:本教程针对下图所示的 FPGA 开发板。 ISE7.1i 快速入门教程 1 一、启动 ISE 软件 在已经正确安装Xilinx ISE7.1i软件工具之后,可以通过以下方式启动ISE软 件。 方式1:双击桌面的快捷方式启动ISE7.1i。 方式2:通过“开始Æ程序ÆXilinx ISE7.1iÆProject Navigator”启动ISE。 ISE启动后,将进入下图所示的主界面。 1 ISE7.1i 快速入门教程 2 二、创建项目工程(Project) 1.选择“FileÆNew Project”启动项目工程的创建。 2.给 Project 命名,指定 Project 路径。 2 ISE7.1i 快速入门教程 3 3.选择 FPGA 类型。 ‹ 器件系列(Device Family):Spartan3 ‹ 器件型号(Device):xc3s200 ‹ 封装(Package):pq208 ‹ 速度级别(Speed Grade):-4 4.项目工程创建完成后的主界面。 3 ISE7.1i 快速入门教程 4 5.添加 HDL 源文件。在“Sources in Project”子窗口中右击,选择 Add Source… 6.注意选择源文件类型(Design File 或 Test Bench File)。 4 ISE7.1i 快速入门教程 5 三、综合(Synthesize) 完成 HDL 源文件加载后,如下图所示。选中需要综合的顶层文件,双击 Synthesize – XST(或其它综合器)。 如果没什么问题,会出现下图中的绿色小勾,表示综合完成。 双击上图中的“View Synthesis Report”,可以查看综合结果。 双击上图中的“View RTL Schematic”,可以查看综合后的 RTL 原理图。 5 ISE7.1i 快速入门教程 6 双击电路图,能够进入底层电路图。 6 ISE7.1i 快速入门教程 7 四、用户约束(User Constraints)——定义输入输出管脚约束 选中顶层文件,双击下图中的“Assign Package Pins”,该操作会提示生 成一个.ucf 文件。 在“Design Object List - I/O Pins”子窗口中,可以直接在 Loc 栏填写管脚 名。或者把各个 I/O Pin 拖到右边的引脚上去也可以。 另外,I/O 电平类型,输出电流大小,上拉/下拉设置等可以根据需要定义。 7 ISE7.1i 快速入门教程 8 五、设计实现(Implement Design) 双击“Implement Design”,工具会依次执行Translate、Map、Place & Route。 如果没什么问题,会出现下图中的绿色小勾,表示设计实现完成。 8 ISE7.1i 快速入门教程 9 六、下载配置 上述操作完成后,就可以下载到 FPGA 板子上了。 下载分几种模式。下面介绍常用的边界扫描下载方式。 右击上图中的“Generate Programming File”,选择 Properties… 在 Startup Options 栏中关注“FPGA Start-Up Clock”。 FPGA Start-Up Clock:用于选择 FPGA 芯片的配置时钟,有“CCLK”、 “User Clock”和“JTAG Clock”3 个可选项。当采用边界扫描方式下载 FPGA 时,配置时钟选择 JTAG Clock,即由 JTAG 接口 TCK 信号提供配置时钟;当 配置 PROM 器件时,必须选择 CCLK 时钟(因为 PROM 对 FPGA 加载时,将 采用主串模式,即 FPGA Start-Up Clock 须提供 CCLK 给 PROM)。用户自定 义的配置时钟 User Clock 目前很少使用。因此,“FPGA Start-Up Clock”重点 关注两种选择: 1. 若要下载到 FPGA——“FPGA Start-Up Clock”选择“JTAG Clock”; 2. 若要下载到 PROM——“FPGA Start-Up Clock”选择“CCLK”。 针对边界扫描方式下载 FPGA 而言,按第 1 种情况设置(第 2 种情况暂不 9 ISE7.1i 快速入门教程 10 考虑),然后点击“确认”。 接下来双击“Generate Programming File”,生成.bit 文件(为二进制流文 件,包含数据和配置信息,用于 JTAG 模式下载 FPGA)。 再双击“Generate PROM, ACE, or JTAG File”,准备生成供 PROM 下载 的.mcs 文件(专门用于配置 PROM)。其过程如下: 选择“PROM File”选项。 10 ISE7.1i 快速入门教程 11 在“PROM File Name”栏填入 mcs 文件名(用户根据自己需要自行命名)。 在“Select a PROM”栏选择 PROM 目标器件型号(xcf02s),点击 Add 完成添加。 点击 Add File… 选择对应的 FPGA 下载文件(.bit),供 PROM 文件生成时调用。省却步骤 11 ISE7.1i 快速入门教程 12 操作,最终会进入下图所示的 iMPACT 界面。 选择 ModeÆConfigration Mode。 按快捷按键“Ctrl+I”搜索器件(需要确保 JTAG 下载线已经正确连接,FPGA 开发板已经上电)。然后进入下图所示界面。 双击 xcf02s(PROM 型号),给 PROM 添加已经生成好的.mcs 文件。 双击 xc3s200(FPGA 型号),给 FPGA 添加已经生成好的.bit 文件。 接下来启动下载配置: 右击 xc3s200,选择“Program…”,点击 OK,开始下载 FPGA。 (用边界扫描方式下载 FPGA 时,可以不关心模式选择管脚{M3,M2,M1}的 电平,不过,本文档针对的开发板,则建议模式选择管脚{M3,M2,M1}=101。) 右击 xcf02s,选择“Program…”,点击 OK,开始下载 PROM。 (用边界扫描方式下载到 PROM 时,模式选择管脚{M3,M2,M1}=101。) 特别提醒:上电时,PROM 会自动加载 FPGA,此时必须选择主串模式, 即模式选择管脚{M3,M2,M1}=000。 (The End) 12 一、启动ISE软件 二、创建项目工程(Project) 三、综合(Synthesize) 四、用户约束(User Constraints)——定义输入输出管脚约束 五、设计实现(Implement Design) 六、下载配置

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