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第五章 时钟分配
5.1 引言
MCG模块控制着器件系统时钟源的选择。时钟发生逻辑器件将时钟源分开作用于不同的地方
包括:主控器件总线,从器件总线和闪存。他也控制着模块的时钟门控电路,来实现模块的
单独关闭。
系统主要的时钟来源于 MCGOUTCLK的输入。时钟产生逻辑器件可以产生多个独立的时钟信号
以使得不同的外设工作在不同的频率。这样能够更好在性能和功耗之间寻求平衡。
不同的模块比如说 USB OTG 控制器需要一个特定的时钟,这可以通过时钟逻辑发生器使用
MCGPLLCLK或者 MCGFLLCLK来产生。另外一些其他的模块也可以使用其他的时钟源来产生模
块所需要的时钟。大多数模块的时钟源选择由 SIM模块的 SOPT寄存器决定。
5.2 编程模型
时钟源的选择和复用是通过 MCG模块来控制的。不同模块的时钟分配和门控电路的开启是由
SIM模块控制。查看相关的章节可获得更多信息。
5.3 高精度器件时钟图解
系统时钟,MCG和 SIM模块控制时钟的复用,分离和门控的原理在下图中描述:
OSC MCG SIM
复用 MCG_CX MCG_CX SIM_SOPT1,
SIM_SOPT2
分离 - MCG_CX SIM_CLKDIVx
时钟门控 OSC_CR MCG_C1 SIM_SCGCx
图 5-1 时钟图解
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5.4 时钟定义
下
表
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描述了之前图中的时钟
时钟名称 描述
Core clock OUTDIV1 分离 MCGOUTCLK获得,提供内核时钟
System clock OUTDIV1 分离 MCGOUTCLK获得,总线主控器件和交叉
开关直接使用,另外串口 0和串口 1也使用此时钟
Bus clock OUTDIV2 分离 MCGOUTCLK获得,总线从器件和外设(不
包括存储部分)使用
FlexBus clock OUTDIV3 分离 MCGOUTCLK获得,外部 FlexBus接口使
用
Flash clock OUTDIV4 分离 MCGOUTCLK获得,闪存使用
MCGIRCLK MCG模块输出的更快或者更慢的内部时钟信号
MCGFFCLK MCG 输出一个慢速的内部参考时钟或者是一个分开的
外部参考时钟。MCGFFCLK预先被 2分频之后作为 MCG
的输出提供给其他的模块。(如上图所示)
MCGOUTCLK MCGOUTCLK可以使用 IRC,MCGFLLCLK,MCGPLLCLK或者
MCG 外部参考时钟作为时钟源为核心,系统各种总线
和闪存块他也可以作为调试时钟
MCGFLLCLK MCG 模块锁频环的输出,MCGFLLCLK 或者 MCGPLLCLK
可以作为某些模块的时钟源
MCGPLLCLK MCG 模块锁相环的输出,MCGFLLCLK 或者 MCGPLLCLK
可以作为某些模块的时钟源
MCG external reference clock MCG模块的时钟源输入系统晶振(OSCCLK)或者是 RTC
OSCCLK 系统振荡器输出,时钟源可以是内部振荡器或者是外
部 EXTAL时钟输入
OSCERCLK 系统振荡器输出,时钟源是 OSCCLK,可以作为片上一
些模块的时钟源
OSC32KCLK 系统 32kHz时钟输出
ERCLK32K 某些模块的时钟源,可以选择 OSC32KCLK或者 RTC时
钟
RTC clock RTC模块的 RTC时钟输出
LPO PMC 1kHz时钟输出
5.4.1器件时钟概览
下表提供了更多关于片上时钟的信息
表 5-1 时钟概览
时钟名称 运行模式下
时钟频率
VLPR模式下
时钟频率
时钟源 禁止条件
MCGOUTCLK 最高 100 MHz 最高 2 MHz MCG 在所有的停止模式下
核心时钟
Core clock
最高 100 MHz 最高 2 MHz MCGOUTCLK 分频 在所有的停止和等待模式下
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系统时钟
System clock
最高 100 MHz 最高 2 MHz MCGOUTCLK 分频 在所有的停止模式下
总线时钟
Bus clock
最高 50 MHz 最高 2 MHz MCGOUTCLK 分频 在所有的停止模式下
FlexBus clock
(FB_CLK)
最高 50 MHz 最高 1 MHz MCGOUTCLK 分频 在所有的停止模式或者是
FlexBus禁止的情况下
Flash clock 最高 25MHz MCGOUTCLK 分频 在所有的停止模式下
内部参考
(MCGIRCLK)
30-40 kHz 或
者
2 MHz
只能是 2 MHz MCG MCG_C1[IRCLKEN]清除
停止模式和
MCG_C1[IREFSTEN]清除
或者 VLPS/LLS/VLLS模式
外部参考时钟
(OSCERCLK)
最高 50 MHz
(bypass),
30-40kHz 或者
4-32MHz
(crystal)
最高 4MHz
(bypass),
30-40kHz
(low-range
crystal)或者
4 MHz
(high-range
crystal)
System OSC System OSC的
OSC_CR[ERCLKEN]清除
或者停止模式
或者 OSC_CR[EREFSTEN]清除
外部参考时钟
32kHz
(ERCLK32K)
30-40 kHz 30-40 kHz System OSC 或者
RTCOSC取决于
SIM_SOPT1
[OSC32K
SEL]
System OSC的
OSC_CR[ERCLKEN]清除
或者
RTC的 RTC_CR[OSCE]清除
RTC_CLKOUT 1 Hz 1 Hz RTC clock LLS和 VLLSx模式下禁止
LPO 1 kHz 1 kHz PMC 可用于所有的电源模式
USB FS clock 1 kHz N/A MCGPLLCLK或者
MCGFLLCLK分频
或者
USB_CLKIN
USB FS OTG禁止
I2S master
clock
最高 50 MHz N/A System clock,
MCGPLLCLK或者
MCGFLLCLK分频
OSCERCLK或者
I2S_CLKIN
IIS禁止
SDHC clock 最高 50 MHz N/A System clock,
MCGPLLCLK/
MCGFLLCLK或者
OSCERCLK
SDHC禁止
Ethernet RMII
clock
50 MHz N/A OSCERCLK 以太网禁止
Ethernet IEEE
1588时钟
最高 100 MHz N/A System clock,
OSCERCLK
MCGPLLCLK/
以太网禁止
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MCGFLLCLK或者
ENET_1588_CLKIN
TRACE clock 最高 100 MHz 最高 2 MHz System clock或者
MCGOUTCLK
调试跟踪禁止
5.5 内部时钟要求
时钟分频器是通过 SIM模块的 CLKDIV寄存器配置的。每个时钟分频器都可以配置 1-16分频。
下列的条件在配置时必须要满足:
1) 核心或系统频率必须低于 100MHz。
2) 总线频率必须低于 50MHz而且是是核心时钟的整数分频。
3) Flash频率必须低于 25MHz而且是是总线时钟的整数分频。
4) FlexBus时钟频率必须不高于总线频率。
一下是一个比较常用的时钟配置:
配置 1:
时钟 频率
核心时钟(core clock) 50MHz
系统时钟(system clock) 50MHz
总线时钟(bus clock) 50MHz
FlexBus时钟 50MHz
Flash 时钟 25MHz
配置 2:
时钟 频率
核心时钟(core clock) 100MHz
系统时钟(system clock) 100MHz
总线时钟(bus clock) 50MHz
FlexBus时钟 25MHz
Flash 时钟 25MHz
配置 3:
时钟 频率
核心时钟(core clock) 96MHz
系统时钟(system clock) 96MHz
总线时钟(bus clock) 48MHz
FlexBus时钟 48MHz
Flash 时钟 24MHz
5.5.1 时钟分频器复位值
时钟分频器是通过 SIM模块的 CLKDIV 寄存器配置的。闪存的 FTFL_FOPT[LPBOOT]位控制着
核心,系统,总线和闪存频率的复位值:
FTFL_FOPT Core/system Bus clock FlexBus Flash clock 描述
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[LPBOOT] clock clock
0 0x7 (8分频) 0x7(8分频) 0xf(16分频) 0xf(16分频) 低功耗启动
1 0x0(1分频) 0x0(1分频) 0x1(2分频) 0x1(2分频) 快速时钟启动
这给用户的灵活性较低的频率,低功耗的引导选项。Flash擦除之后默认是快速时钟启动选
项,因为闪存擦除之后闪存的 FTFL_FOPT[LPBOOT]位为 1。
通过对闪存的 FTFL_FOPT[LPBOOT]位写 0来使能低功耗启动。在复位过程中如果 LPBOOT位
被清零,则系统是在慢时钟的配置下。在任意的系统复位之后时钟分频器都会回到复位状态。
5.5.2 VLPR模式时钟
在 VLPR模式下时钟分频器是不能改变的。所以必须在进入 VLPR模式之前配置。
核心,系统,flexbus时钟和总线时钟必须不大于 2MHz,闪存时钟必须不大于 1MHz。
5.6 时钟门控
每个模块的时钟都被 SIM模块的 SCGCx寄存器单独控制着。这些位在复位后被清除,对应的
模块式禁用的以此达到省电的目的。初始化一个模块之前必须先配置 SIM模块的 SCGCx寄存
器的相应的位来使能模块的时钟。在关闭时钟之前必须要先禁用模块。通过总线访问任何一
个没有开启时钟的模块后会产生一个错误的终止。
5.7 模块时钟
下表概括了模块之间的时钟关联:
表 5-2 模块时钟
模块 接口总线时钟 内部时钟 时钟 IO接口
核心模块
ARM Cortex-M4 系统时钟 核心时钟 —
NVIC 系统时钟 — —
DAP 系统时钟 — —
ITM 系统时钟 — —
ETM 系统时钟 调试时钟 TRACE_CLKOUT
ETB 系统时钟 — —
cJTAG, JTAGC — — JTAG_CLK
系统模块
DMA 系统时钟 — —
DMA复用器 总线时钟 — —
端口控制 总线时钟 LPO —
交叉开关 系统时钟 — —
专用外设总线 系统时钟 总线时钟 —
存储保护单元 系统时钟 — —
LLWU, PMC, SIM 总线时钟 LPO —
模式控制 总线时钟 — —
MCM 系统时钟 — —
EWM 总线时钟 LPO —
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看门狗定时器 总线时钟 LPO —
时钟
MCG 总线时钟 MCGOUTCLK,
MCGPLLCLK, MCGFLLCLK,
MCGIRCLK, OSCERCLK
—
OSC 总线时钟 OSCERCLK —
存储和存储接口
Flash控制器 系统时钟 Flash时钟 —
Flash存储器 Flash时钟 — —
FlexBus 系统时钟 — FB_CLKOUT
EzPort 系统时钟 — EZP_CLK
安全
CRC 总线时钟 — —
MMCAU 系统时钟 — —
RNGB 总线时钟 — —
模拟
ADC 总线时钟 OSCERCLK —
CMP 总线时钟 — —
DAC 总线时钟 — —
VREF 总线时钟 — —
定时器
PDB 总线时钟 — —
FlexTimers 总线时钟 MCGFFCLK —
PIT 总线时钟 — —
LPTMR 总线时钟 LPO, OSCERCLK,
MCGIRCLK, ERCLK32K
—
CMT 总线时钟 — —
RTC 总线时钟 EXTAL32 —
通讯接口
Ethernet 总线时钟,系统时钟 RMII clock, IEEE 1588 clock MII_RXCLK,
MII_TXCLK
USB FS OTG 系统时钟 USB FS clock —
USB DCD 总线时钟 —
FlexCAN 总线时钟 OSCERCLK —
DSPI 总线时钟 — DSPI_SCK
IIC 总线时钟 — I2C_SCL
UART0, UART1 系统时钟 — —
UART2-5 总线时钟 — —
SDHC 系统时钟 — SDHC_DCLK
IIS 总线时钟 — I2S_TX_BCLK,
I2S_RX_BCLK
人机接口
GPIO 系统时钟 — —
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TSI 总线时钟 LPO, ERCLK32K,
MCGIRCLK
—
5.7.1 PMC(电源管理控制模块) 1-kHz LPO时钟
电源管理控制模块产生一个在任何模式下均可使用的 1-kHz时钟,通常称作为 LPO(低功耗
振荡器)或者是 1-kHz LPO。
5.7.2 看门狗时钟
看门狗可以使用两个时钟源,如下图描述
图 5-2 看门狗时钟产生
5.7.3 调试跟踪时钟
跟踪调试模块可以使用如下时钟源
图 5-3 跟踪调试模块时钟产生
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注意
跟踪调试时钟频率观察引脚 TRACE_CLKOUT
的频率是选定时钟的一半
5.7.4 端口数字滤波器时钟
每个端口的数字滤波器使用如下时钟
注意
在停止模式除非是选用了 1 kHz LPO时钟
否则数字滤波器将会被忽略
图 5-4 端口输入滤波器时钟
5.7.5 LPTMR(低功耗定时器)时钟
预分频器和毛刺滤波器将使用以下时钟源
注意
当低功耗定时器在低功耗模式下使用时
必须保证时钟源在低功耗模式下是可用的
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图 5-5 低功耗定时器预分频/毛刺滤波器时钟源
5.7.6 以太网时钟
·RMII时钟必须是固定的 OSCERCLK时钟而且必须是 50M
·MII时钟必须由引脚提供而且必须是 25M
·IEEE 1588时间戳定时器使用内部时钟源时频率可以高达 100M。纳秒的周期必须是一个整
数(例如 10ns = 100MHz, 15ns = 66.67 MHz, 20ns = 50 MHz)。可以使用以下时钟源。
图 5-6 IEEE 1588时间戳时钟源
5.7.7 USB FS OTG控制器时钟
USB FS OTG控制器是一个总线主机连接在交叉开关上。所以他的时钟源是系统时钟。
注意如果 USB FS OTG使用的话
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系统时钟最少要 20MHz
USB FS OTG模块还需要一个 48MHz的时钟,可以选择如下时钟
图 5-7 USB48MHz时钟源
5.7.8 FlexCAN时钟
FlexCAN
协议
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引擎可以使用如下时钟源:
图 5-8 FlexCAN时钟
5.7.9 UART时钟
UART0和 UART1使用系统或者核心时钟,是高性能模块,其他的 UART模块时钟总线时钟。
5.7.10 SDHC时钟
SDHC模块可以时钟如下四个时钟源
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图 5-9 SDHC模块时钟
5.7.11 IIS时钟
除了使用总线时钟以外,IIS模块还使用主控模块的时钟最大时钟频率是 50MHz主控模块的
时钟源如下:
图 5-10 IIS波特率时钟发生
5.7.12 TSI时钟
在使能模式下 TSI使用如下时钟源
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图 5-11 TSI时钟源产生
在低功耗模式下,TSI模块可以使用如下时钟源:
注意
在 TSI章节有两个参考时钟源
LPOCLK和 VLPOSCCLK
图 5-12 TSI模块低功耗时钟产生
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作者 :默_li
源文件名称 :K60P144M100SF2RM.pdf
源文件版本 :K60 Sub-Family Reference Manual, Rev. 6, Nov 2011
目标文件版本 :0.1
最后编辑日期 :2012.05.06.16.40
修改
说明
关于失联党员情况说明岗位说明总经理岗位说明书会计岗位说明书行政主管岗位说明书
:初稿,本人水平有限,红色部分是在是没能直接翻译出来
有问题可以 Email:soonli@qq.com
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