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MAX+PLUS_II_使用指南.doc

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上传者: hgpiao 2013-10-11 评分1 评论0 下载1 收藏0 阅读量431 暂无简介 简介 举报

简介:本文档为《MAX+PLUS_II_使用指南doc》,可适用于高等教育领域,主题内容包含第章MAXPLUSII使用指南世界上各大可编程逻辑器件的生产厂商都有各自的EDA开发系统比如Lattic公司的SynarioXilinx公司的Fou符等。

第章MAXPLUSII使用指南世界上各大可编程逻辑器件的生产厂商都有各自的EDA开发系统比如Lattic公司的SynarioXilinx公司的Foudation等本章选取美国Altera公司的MAXPLUSII介绍如何利用它进行PLD设计。MAXPLUSII开发系统是美国Altera公司自行设计的CAE软件平台具有易学、易掌握的特点。MAXPLUSII的全称为MultipleArrayMatrixandProgrammableLogicUserSystem可安装在具有Windows或WindowsNT的PC机上要求硬件至少具备M内存、M硬盘。在MAXPLUSII软件平台上利用PLD来设计系统可通过三大步骤来完成即设计项目的输入、设计项目的验证和设计项目的处理。为了形象、有效、快速地掌握MaxplusII的使用方法本章通过一四位二进制加法器的设计实例来介绍整个设计的详细过程。实例中所用的芯片是Altera公司可编程逻辑器件EPFKLC读者可使用EDA实验开发系统来演示设计的结果。.设计项目的输入MAXPLUSII的输入方法有四种:文本输入、波形输入、图形输入、符号输入。我们在此以文本输入法为例来实现四位二进制加法器的设计其余的输入设计法在后面另做介绍。  下面介绍具体设计步骤:文本输入.建立一新项目:图.启动MAXplusII:在WINDOWS界面中单击开始程序MAXplusIIMAXplusII进入MAXplusII集成环境。.选中FileProjectName显示对话框图。.在ProjectName框中键入addb(此文件名可任取但必须与源程序中的实体名字相同)。若想改变addb所属目录用户可在Directories窗口中修改。.选择OK则MAXplusII的标题条会变成新的项目名字:MAXplusManagerd:lrcaddb。二.建立一VHDL文本输入文件:下面我们介绍如何建立一个名为addbvhd的四位二进制加法器输入方法为VHDL文本输入。.在文件菜单中选中FileNew出现图对话框选择对话框中的TextEditorFile。图.选择OK则出现一个无名称的文本编辑窗口。.在无名称的编辑窗口中输入以下源程序:libraryieeeuseieeestdlogicalluseieeestdlogicsignedallentityaddbisport(a:instdlogicvector(downto)b:instdlogicvector(downto)cin:instdlogicc:outstdlogicvector(downto)cout:outstdlogic)endarchitectureoneofaddbissignalcrlt:stdlogicvector(downto)begincrlt<=abcinc<=crlt(downto)cout<=crlt()end.选择菜单Filesave或saveas在FileName中输入文件名addbvhd并将扩展名(AutomaticExtension)改为vhd如图。(注意:保存的文件名必须与源程序中的实体名相同也必须与前面设置的项目名相同)图.选择OK此文件名即被保存到当前项目的子目录下。.选择菜单FileProjectSaveCheck检查程序中的语法错误。若设计程序有错编译器会自动显示出错信息。从信息处理器(MessageProcessor)中可以得到相关源程序的出错信息的具体内容。当双击某一条信息时信息处理器会自动打开包含该条信息来源的文本设计文件并高亮设计文件中产生错误信息的位置。.选择菜单FileCreateDefaultSymbol为addb创建一个图形符号。此时MaxplusII会自动调出编译器对addbvhd进行便编译。若编译成功则自动生成addb的图形符号。至此利用VHDL语言设计的四位二进制加法器就完成了。设计项目的验证要验证一设计项目是否按照你的设计要求运行可以通过模拟这一既省时又省力的方法来完成。模拟允许你在把项目编程到器件之前全面检测项目以确保它能在各种可能的条件下有正确的响应。在模拟过程中需要给MAXplusII模拟器提供输入向量模拟器将利用这些输入信号产生输出信号(与可编程器件在同一条件下产生的相同)。根据你所需信息的种类可用MAXplusII进行功能模拟或时序模拟。功能模拟仅仅测试项目的逻辑功能而时序模拟不仅测试逻辑功能还测试目标器件最差情况下的时间关系。下面我们利用前面介绍的实例四位二进制加法器addbvhd来说明如何创建通道模拟文件、如何进行功能模拟及时序分析。一.功能模拟:选择菜单FileProjectName,在ProjectName框中键入addb再按OK。选择菜单FileOpen,在FileName框中键入addbvhd再按OK。选定要加载的器件:从Assign菜但中选择Device选项。在DeviceFamily下拉列表中选择FLEXK系列在Devices的器件列表框中选中EPFKLC最后选择OK。选择菜单MaxplusIICompiler单击Start对文件进行编译。选择菜单FileNewWaveformEditorfile从下拉列表框中选择scf扩展名并按OK创建一新的无标题的波形编辑文件。选择菜单FileEndTime在Time框中键入ns作为仿真的结束的时间如图4。选择菜单OptionGridSize在GridSize框中键入ns按OK得到图5。图4图5选择菜单NodeEnterNodesFromSNF,或在波形文件编辑区的Name下面的空白区单击右键则出现EnterNodesFromSNF对话框如图6所示。图36选中Type框中的input、output和group选项再单击list可得到addbvhd的所有input和output。单击AvailableNodesGroups框中所需的项再单击“=》”则把选中的节点或组送到右边的窗口并按OK。如果要选择所有的输入输出节点可先选中AvailableNodesGroups框中所有的项再单击“=》”。给所有的输入节点或组赋值如图7所示。(注意:输入值可任取输出值是编译后自动生成的具体赋值方法见P第点)图37选择FileSaveas将文件保存为addbscf。在MAXplusII菜单中选择Simulator出现图8。单击Start出现图。若无错误则显示零错误和零警告。单击图中的“确定”并关闭图则出现图所示的模拟结果。移动参考线可观察各处的模拟结果。此时我们会发现输出波形与输入波形并不完全对应这是由于延时所产生的。图图.时序分析:在MAXplusII的菜单中选择TimeAnalyzer再单击Start则出现图所示的时序分析结果从图中我们可看到输入到输出的时间延迟。图在时序分析中分析器计算项目中每对相连的结点间的最小和最大的传播延迟时间如果项目的最短和最长路径不一样则这两个数字都将显示在一个单元中。实际上这两个数字不同电路则包含了一个潜在的逻辑竞争的条件。.设计项目的处理在完成设计项目的输入、验证后还必须对设计项目进行处理才能制成ASIC芯片。设计项目的处理包括管脚锁定、项目编译、观察加载、项目下载四个部分。.管脚锁定:所谓管脚锁定即将软件平台上所设计的系统引脚与具体的目标芯片的引脚相对应起来。在锁定之前具体要使用的目标芯片必须是确定的。有关目标芯片的可用引脚资源可查阅相关的数据手册。下面我们还以前面的四位二进制加法器为例介绍具体的方法:.选定要加载的器件:从Assign菜但中选择Device选项出现如图所示的对话框。在DeviceFamily下拉列表中选择FLEXK系列在Devices的器件列表框中选中EPFKLC最后选择OK。(如若前面编译时已经选择过目标芯片则此步骤可省略).锁定管脚:选择菜单AssignPinLocationChip出现图的对话框。在NodeName栏中键入要锁定的管脚的名字A在ChipResource窗口中选中Pin并键入要写入的引脚号码最后点击右下角的Add则选中的管脚即被锁定。如果输入的管脚号码不是器件的IO引脚返回时将出现错误信息。.同样的方法可锁定剩余的其他输入输出引脚。图图二.项目编译:选择菜单MaxplusIICompiler可对项目进行编译。在前面的介绍中我们提到过项目的编译。编译的全过程包含:建立网表建立元件库逻辑综合分区布线加载时域分析适配共七个环节。任何一个环节的错误都将导致编译的失败。若想了解错误信息的来源可以打开信息处理器(MessageProcessor)。三.观察加载:在平面布置图编辑器中可观察器件内部资源的划分和试配结果。我们以前面设计的四位二进制加法器addergdf为例来看看器件加载的情况。.从MaxplusII菜单中选择FloorplanEditor则此项目所选定的器件内部结构被显示如图所示。.平面布置图编辑器提供两种显示方式:器件俯视图和逻辑阵列块(LAB)视图可通过LayoutDeviceView和LayoutLABView来实现。器件视图显示器件封装的所有管脚以及它们的功能。LAB视图显示出器件的内部包括所有的LAB和每个LAB中的单个逻辑单元。对于某些器件封装LAB视图还显示出引脚的位置。.如果你愿意你可以回注(backannotate)编译的结果并对该分配进行编辑修改。具体做法如下:选中LayoutCurrentAssignmentsFloorplan后器件LAB视图中的逻辑及引脚全部显示在未分配节点(UnassignedNode)窗口中可用鼠标按住选定的未分配节点拖到LAB图中合适的位置再松开即可。若想将分配的逻辑和引脚加载到芯片必须重新编译。图四.项目下载:ISP器件采用在系统可编程技术是一种无需将器件从电路板上取下即可编程的EECMOS芯片。它通过五根编程连线与计算机的并行口相连在软件平台MAXPLUSII的帮助下即可非常方便地实现设计程序到芯片的下载从而可免去以往PLD的那种拔插芯片的麻烦且无需专门的编程器。具体操作如下:将带有FLEXKLC芯片的实验板、ByteBlaster下载线及电源安装好并将下载线接在计算机的并行口上。选择菜单MAXplusIIProgrammer出现图。图在Options菜单上选中HardwareSetup出现图所示的窗口。在图中的HardwareType中选择ByteBlaster在ParallelPort中选择LPT然后按OK此时硬件连接完毕返回图。若用户所用的器件是Altera的MAX系列或MAX系列则图中的Program按钮有效若是Altera的FLEX系列或FLEXK系列则图中的Configure按钮有效。所以只要选中Program或Configure即可完成对器件的编程。图.  设计项目的其他输入法前面我们已经介绍了四种设计输入方法中的文本输入法下面我们介绍剩余的三种输EMBEDWordPicturedoc

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