电容在高速PCB设计中的应用

如何在Allegro中如何进行 设计 领导形象设计圆作业设计ao工艺污水处理厂设计附属工程施工组织设计清扫机器人结构设计 重用   在现代设计中，设计的系统复杂度越来越高，速度也越来越高，产品的升级也越来越快，这样在每次的设计中从零开始的话，势必会增加劳动成本和时间。Allegro 就提供了多人合作的功能和设计复用的能力。    多人合作PCB 的步骤  1.  进行合理的整体布局  2.  根据设计人员的情况进行分工，每人负责一个局部的PCB设计  3.  每个人在复制的PCB布局上面完成自己的部分  4.  每个人在完成自己的PCB局部设计后，开始导出自己的设计称为一个 sub-drawing。File->Export->Sub-Drawing；然后在Find 中只选中Cline和Via；然后利用鼠标进行要复制区域的拖拉选中；最后要给这部分指定一个参考点，为了准确期间，使用“Pick x y”命令；然后指定这个Sub-Drawing 的名字*.clp存盘。 5.  导入。File->Import->Sub-Drawing，选择要导入的 clp文件就可以了。定位的时候一定要对准位置，最好用“x x y”命令。否则会出现连不上的情况。    如何从gerber文件中复制部分线到Allegro中 1、 用 CAM350打开要复制的gerber文件，删除其它的线段，只留下要复制的线段 2、 File->Export->DXF 3、 在 Allegro 中，File-> Import->DXF，导入 DXF 文件，注意导入的时候会根据文件中的原点坐标自动对准，所以在CAM350 中导出的时候要注意线段相对于原点的位置        如何在Allegro中将2D-Line转换为Cline Tools->Derive Connectivity Allegro如何设定线长限制 1,打开allegro setup---electrical constraint spreadsheet-->net-->routing-->relative propagation delay 2,鼠标右键system下面的文件名（brd 文件名）-->creat-->match group-->输入一个自定义的name（比如PCI1) 3,鼠标右键PCI1--membership-->match group-->选中所有需要长度设定的net到members 4,pin pairs 选longest pin pair， scope选global relative delay-->delta:tolerance(mil),在下面填入公差（比如0mil：100mil） 5,route 完成以后actual里面就会有net 长度显示，如果全部绿色则满足 规则 编码规则下载淘宝规则下载天猫规则下载麻将竞赛规则pdf麻将竞赛规则pdf ，所有的net相互之间的长度差别在100mil以内 如果是红色的，则说明不满足规则，看正负分别表示长或者短,调整至绿色ok 电容在高速PCB设计中的应用 探讨高速PCB设计电容的应用。电容是电路板上不可缺少的一个部分，并且起到了至关重要的作用，探讨它具备至关重要的价值。您在设计中是否有这样困惑：我要用什么样的电容?需要多少这样电容?要如何放置这样的电容?带着这些疑问我们走入我们的正题 笫—部分、电容的分类 电容在电路的设计中从应用上进行分类，可以将电容分为四类： 1. AC耦合电容。主要用于GHz信号的交流耦合。 2. 退耦电容。主要用于保持滤除高速电路板的电源或地的噪声。 3. 有源或无源RC滤波或选频网络中用到的电容。 4. 模拟积分器和采样保持电路中用到的电容。   图1 电容器的四种应用类型 在本文中我们将主要讨论第二大类退耦电容。 电容从制造的材料和工艺进行分类，主要有以下不同形式的电容： 1. NPO陶瓷电容器 2. 聚苯乙烯陶器电容器 3. 聚丙烯电容器 4. 聚四氟乙烯电容器 5. MOS电容器 6. 聚碳酸酯电容器 7. 聚脂电容器 8. 单片陶瓷电容器 9. 云母电容器 10. 铝电解电容器 11. 钽电解电容器 在实际的设计中由于，价格、采购等各方面原因经常用的电容有：陶瓷电容、铝电解电容、钽电容。 下面我们看看，各个电容的性能比较表： 类型 典型介质吸收  优点 缺点 NPO陶瓷电容器 吸收<0.1％ 外型尺寸小、价格便宜、稳定性好、电容值范围宽、销售商多、电感低 通常很低，但又无法限制到很小的数值(10nF)  聚苯乙烯陶器电容器 0.001％  ～0.02％ 价格便宜、DA很低、电容值范围宽、稳定性好 温度高于85℃，电容器受到损害、外形尺寸大、电感高 聚丙烯电容器 0.001％  ～0.02％ 价格便宜、DA很低、电容值范围宽 温度高于+105 ℃，电容器受到损害、外形尺寸大 电感高  聚四氟乙烯电容器 0.003％  ～0.02％ DA很低、稳定性好、可在+125℃ 以上温度工作、电容值范围宽 价格相当贵．外形尺寸大、电感高 MOS电容器 0.01％ DA性能好，尺寸小，可在+250℃以上温度工作，电感低 限制供应、只提供小电容值 聚碳酸酯电容器 0.1％ 稳定性好、价格低、温度范围宽 外形尺寸大、DA限制到8位应用、电感高 聚脂电容器 0.3％～0.5％ 稳定性中等、价格低。温度范围宽、电感低    外形尺寸大、DA限制到8位应用、电感高 单片陶瓷电容器 >0.2％ 电感低、电容值范围宽 稳定性差。DA性能差、电压系数高 云母电容器 >0.003％ 高频损耗低、电感低、稳定性好、效率优于1％ 外形尺寸很大、电容值低(< 10nF)、价格贵 铝电解电容器 很高 电容值高、电流大、电压高、尺寸小 泄漏大、通常有极性、稳定性差、精度低、电感性。 钽电解电容器 很高 尺寸小、电容值大、电感适中 泄漏很大、通常有极性、价格贵、稳定性差、精度差   讲这么多的电容的分类。我们将把重点放在用于退耦作用的电容身上，我们下面将做重点的阐述。 第二部分、电容的具体模型和分布参数      要正确合理的应用电容，自然需要认识电容的具体模型以及模型中各个分布参数的具体意义和作用。和其他的元器件一样，实际中的电容与”理想”电容器不同，”实际”电容器由于其封装、材料等方面的影响，其就具各有电感、电阻的一个附加特性，必须用附加的"寄生"元件或"非理想"性能来表征，其表现形式为电阻元件和电感元件，非线性和介电存储性能。”实际”电容器模型如下图所示。由于这些寄生元件决定的电容器的特性，通常在电容器生产厂家的产品说明中都有详细说明。在每项应用中了解这些寄生作用，将有助于你选择合适类型的电容器。      从上面的图我们可以看出，电容实际上应该由六个部分组成。除了自己的电容C外，还有以下部分组成：   1、等效串联电阻ESR RESR．：电容器的等效串联电阻是由电容器的引脚电阻与电容器两个极板的等效电阻相串联构成的。当有大的交流电流通过电容器，RESR使电容器消耗能量(从而产生损耗)。这对射频电路和载有高波纹电流的电源去耦电容器会造成严重后果。但对精密高阻抗、小信号模拟电路不会有太大的影响。RESR最低的电容器是云母电容器和薄膜电容器。   2、等效串联电感ESL，LESL：电容器的等效串联电感是由电容器的引脚电感与电容器两个极板的等效电感串联构成的。像RESR一样，LESL在射频或高频工作环境下也会出现严重问题，虽然精密电路本身在直流或低频条件下正常工作。其原因是用于精密模拟电路中的晶体管在过渡频率(Transition frequencies)扩展到几百兆赫或几吉赫的情况下，仍具有增益，可以放大电感值很低的谐振信号－这就是在高频情况下对这种电路的电源端要进行适当去耦的主要原因。   3、等效并联电阻EPR RL：就是我们通常所说的电容器泄漏电阻，在交流耦合应用、存储应用(例如模拟积分器和采样保持器)以及当电容器用于高阻抗电路时，RL是一项重要参数，理想电容器中的电荷应该只随外部电流变化。然而实际电容器中的RL使电荷以RC、时间常数决定的速率缓慢泄漏。   4、还是两个参数RDA、CDA也是电容的分布参数，但在实际的应该中影响比较小，这里就不介绍了。     所以电容重要分布参数的有三个：ESR、ESL、EPR。其中最重要的是ESR、ESL，实际在分析电容模型的时候一般只用RLC简化模型，即分析电容的C、ESR、ESL，这我们将在下面做重点分析电容的简化模型。    下面我们在介绍详细模型的基础上，谈谈我们设计中经常用到两种电容：    电解电容器(比如．钽电容器和铝电解电容器)的容量很大，由于其隔离电阻低，就是等效并联电阻EPR很小，所以漏电流非常大(典型值5～20nA／uF)，因此它不适合用于存储和耦合。电解电容比较适合用于电源的旁路电容，用于稳定电源的供电。最适合用于交流耦合及电荷存储的电容器是聚四氟乙烯电容器和其它聚脂型(聚丙烯、聚苯乙烯等)电容器。   单片陶瓷电容器，比较适合用于高频电路的退耦电容，因为它们具有很低的等效串联电感，就是等效串联电感ESL很小，具备有很广的退耦频段。这和他的结构构成有很大的关系单片陶瓷电容器是由多层夹层金属薄膜和陶瓷薄膜构成的，而且这些多层薄膜是按照母线平行方式排布的，而不是按照串行方式卷绕的。   我们谈了电容的详细的等效模型，相信大家现在对电容应该有比较深的认识了，下面我们将继续谈实际分析应用中要经常用到的电容的简化等效模型，和他阻抗曲线的由来和意义。 第三部分、电容的简化模型和阻抗曲线   为了分析方便，在实际的分析应该中经常使用由串联等效电阻ESR、串联等效电感ESL、电容组成的RLC模型。因为对电容的高频特性影响最大的则是ESR和ESL，我们通常采用下图中简化的实际模型进行分析：   上面组成的RLC模型的阻抗如果用数学公式可以表示如下： Z=Rs+jωLs-j/ωC=Rs+j(ωLs-1/ωC) (式中ω=2πf) 那么它的模的表达式如下：   上式就是电容的容抗随频率变化的表达式，如果2πfLs=1/2πfC，那么|Z|min=Rs,此时：   画出电容的容抗的曲线的图如下：   从上图，我们很清楚的看出：电容在整个频段，并非都是表现为电容的特性，而是在低频的情况（谐振频率以下），表现为电容性的器件，而当频率增加（超过谐振频率）的时候，它渐渐的表现为电感性的器件，也就是说它的阻抗随着频率的增加先减小后增大，等效阻抗的最小值发生在串联谐振频率时，这时候，电容的容抗和感抗正好抵消，表现为阻抗大小恰好等于寄生串联电阻ESR。  了解了上面的曲线，应该就不难理解在实际的应用中，我们选择电容的 标准 excel标准偏差excel标准偏差函数exl标准差函数国标检验抽样标准表免费下载红头文件格式标准下载 是： 1. 尽可能低的ESR电容。 2. 尽可能高的电容的谐振频率值。 高速PCB设计的叠层问题 随着高速电路的不断涌现，PCB板的复杂度也越来越高，为了避免电气因素的干扰，信号层和电源层必须分离，所以就牵涉到多层PCB的设计。在多层板的设计中，对于叠层的安排显得尤为重要。一个好的叠层设计 方案 气瓶 现场处置方案 .pdf气瓶 现场处置方案 .doc见习基地管理方案.doc关于群访事件的化解方案建筑工地扬尘治理专项方案下载 将会大大减小EMI及串扰的影响，在下面的讨论中，我们将具体分析叠层设计如何影响高速电路的电气性能。 一．多层板和铺铜层(Plane)     多层板在设计中和普通的PCB板相比，除了添加了必要的信号走线层之外，最重要的是安排了独立的电源和地层(铺铜层)。在高速数字电路系统中，使用电源和地层来代替以前的电源和地总线的优点主要在于： 1. 为数字信号的变换提供一个稳定的参考电压。 2. 均匀地将电源同时加在每个逻辑器件上 3. 有效地抑制信号之间的串扰     原因在于，使用大面积铺铜作为电源和地层大大减小了电源和地的电阻，使得电源层上的电压很均匀平稳，而且可以保证每根信号线都有很近的地平面相对应，这同时减小了信号线的特征阻抗，对有效地较少串扰也非常有利。所以，对于某些高端的高速电路设计，已经明确规定一定要使用6层(或以上的)的叠层方案，如Intel对PC133内存模块PCB板的要求。这主要就是考虑到多层板在电气特性，以及对电磁辐射的抑制，甚至在抵抗物理机械损伤的能力上都明显优于低层数的PCB板。     如果从成本的因素考虑，也并不是层数越多价格越贵，因为PCB板的成本除了和层数有关外，还和单位面积走线的密度有关，在降低了层数后，走线的空间必然减小，从而增大了走线的密度，甚至不得不通过减小线宽，缩短间距来达到设计要求，往往这些造成的成本增加反而有可能会超过减少叠层而降低的成本，再加上电气性能的变差，这种做法经常会适得其反。所以对于设计者来说，一定要做到全方面的考虑。 二．高频下地平面层对信号的影响     如果我们将PCB的微带布线作为一个传输线模型来看，那么地平面层也可以看成是传输线的一部分，这里可以用“回路”的概念来代替“地”的概念，地铺铜层其实是信号线的回流通路。电源层和地层通过大量的去耦电容相连，在交流情况下，电源层和地层可以看成是等价的。在低频和高频下电流回路有什么不同呢?从下图中我们可以看出来，在低频下，电流是沿电阻最小的路径流回，而在高频情况下，电流是沿着电感最小的回路流回，也是阻抗最小的路径，表现为回路电流集中分布在信号走线的正下方。       高频下，当一条导线直接在接地层上布置时，即使存在更短的回路，回路电流也要直接从始发信号路径下的布线层流回信号源，这条路径具有最小阻抗，即电感最小和电容最大。这种靠大电容耦合抑制电场，靠小电感耦合抑制磁场来维持低电抗的方法称为自屏蔽。     下面这个公式反映了信号线下方回流路径上的电流密度随各种条件而变化的规律：         从公式中可以得出结论：在电流回路上，离信号线越近的位置，电流的密度越大，这种情况下整个回路的面积最小，因而电感也最小。同时可以想象，信号线和回路如果离的很近，两者电流大小近似相等，方向相反，在外部空间产生的磁场可以相互抵消，因此对外界的EMI也很小。所以，在叠层设置时最好保证每个信号走线层都有很近的地平面层相对应。     现在考虑地平面上的串扰问题，在高频数字电路中，造成串扰的主要原因是电感耦合的结果。从上面回路电流密度分布的公式看出，当几个信号线离的比较近的时候，相互的回路电流会产生交叠，这时候两者之间的磁场必然相互干扰，从而产生串扰噪声。串扰电压的大小和信号线之间的距离D，地平面的高度H以及系数K有关，见下图：       式中K与信号的上升时间以及相互干扰的信号线的长度有关。对于叠层设置来说，无疑拉近信号层和地层的距离将会有效的减少地平面的串扰。     在实际PCB布线时经常会遇到这样一个问题，就是在对电源和地层进行铺铜时，如果不注意，可能会在铺铜区里出现一个隔离的槽，这一情况往往是由于过孔过密，或者过孔的隔离区设计不合理造成的(如图)。后果是减慢了上升时间，增加了回路面积，从而导致电感的增大，容易产生不必要的串扰和EMI，我们要避免发生这种现象。   因为回路电流绕道而增大的电感大致可以表示为： L=5Dln(D/W) D代表信号线到断槽最近端的垂直距离，W是指走线的线宽。 三．几种典型的叠层方案及分析     了解了上述基本知识，我们可以得出相应的叠层设计方案。总体来说，尽量遵循以下几方面的规则： 1. 铺铜层最好要成对设置，比如六层板的2，5或者3，4层要一起铺铜，这是考虑到工艺上平衡结构的要求，因为不平衡的铺铜层可能会导致PCB板的翘曲变形。 2. 信号层和铺铜层要间隔放置，最好每个信号层都能和至少和一个铺铜层紧邻。 3. 缩短电源和地层的距离，有利于电源的稳定和减少EMI。 4. 在很高速的情况下，可以加入多余的地层来隔离信号层，但建议不要多加电源层来隔离，这样可能造成不必要的噪声干扰。     但实际情况是，上述谈到的各种因素不可能同时满足，这时我们就要考虑一种相对来说比较合理的解决办法。下面就分析几种典型的叠层设计方案：     首先分析四层板的叠层设计。一般来说，对于较复杂的高速电路，最好不采用4层板，因为它存在若干不稳定因素，无论从物理上还是电气特性上。如果一定要进行四层板设计，则可以考虑设置为：电源-信号-信号-地，还有一种更好的方案是：外面两层均走地层，内部 两层走电源和信号线，这种方案是四层板设计的最佳叠层方案，对EMI有极好的抑制作用，同时对降低信号线阻抗也非常有利，但这样布线空间较小，对于布线密度较大的板子显得比较困难。     下面重点讨论一下六层板的叠层设计，现在很多电路板都采用6层板技术，比如内存模块PCB板的设计，大部份都采用6层板(高容量的内存模块可能采用10层板)。最常规的6层板叠层是这样安排的：信号-地-信号-信号-电源-信号，从阻抗控制的观点来讲，这样安排是合理的，但由于电源离地平面较远，对较小共模EMI的辐射效果不是很好。如果改将铺铜区放在3和4层，则又会造成较差的信号阻抗控制及较强的差模EMI等不良问题。还有一种添加地平面层的方案，布局为：信号-地-信号-电源-地-信号，这样无论从阻抗控制还是从降低EMI的角度来说，都能实现高速信号完整性设计所需要的环境。但不足之处是层的堆叠不平衡，第三层是信号走线层，但对应的第四层却是大面积铺铜的电源层，这在PCB工艺制造上可能会遇到一点问题，在设计的时候可以将第三层所有空白区域铺铜来达到近似平衡结构的效果。     更复杂的电路实现需要使用十层板的技术，十层的PCB板绝缘介质层很薄，信号层可以离地平面很近，这样就非常好的控制了层间的阻抗变化，一般只要不出现严重的叠层设计错误，设计者都能较容易地完成高质量的高速电路板设计。如果走线非常复杂，需要更多的走线层，我们可以将叠层设置为：信号-信号-地-信号-信号-信号-信号-电源-信号-信号，当然这种情况不是我们最理想的，我们要求信号走线能在少量的层布完，而是用多余的地层来隔离其它信号层，所以更通常的叠层方案是：信号-地-信号-信号-电源-地-信号-信号-地-信号，可以看到，这里使用了三层地平面层，而只用了一层电源(我们只考虑单电源的情况)。这是因为，虽然电源层在阻抗控制上的效果和地平面层一样，但电源层上的电压受干扰较大，存在较多的高阶谐波，对外界的EMI也强，所以和信号走线层一样，是最好被地平面屏蔽起来的。同时，如果使用多余的电源层来隔离，回路电流将不得不通过去耦电容来实现从地平面到电源平面的转换，这样，在去耦电容上过多的压降会产生不必要的噪声影响。 四．总结     上面仅仅讨论了在PCB叠层设计时会遇到的部分问题，具体应视实际情况而定，在能力范围内，经常还要兼顾信号质量与成本。在依照上面所阐述的理论原则来进行叠层方案的设计的同时，我们还需要考虑一些其它的布线原则来配合，比如每一层走线的方向，信号层电源线宽的定义，以及去耦电容的摆放等等。只有综合考虑各方面的因素，才能最终设计出一块性能较好的电路板。 高速 PCB培训手记2(Allegro PCB SI的设计流程) Allegro PCB SI  的设计流程包括如下六个步骤： 1.  Pre-Placement 2.  Solution Space Analysis 3.  Constraint-Driven Floorplanning 4.  Constraint-Driven Routing 5.  Post-Route DRC   6.  Post-Route Analysis Pre-Placement  如图 9 所示先将芯片、接插件等按照设计要求预放置在板上。    图 9  预放置 Database Setup Advisor      通过 Database Setup Advisor可以设置板的层叠方式、DC 网络、芯片和接插件的仿真模型等。      第一步是定义板的层叠方式，如图 10 所示。板的层叠中需设置各层的材料、厚度、传输线的线宽、绝缘材料的介电常数、差分传输线的间距，这些因素决定了各层传输线的阻抗。整个层叠的目的是各层的阻抗要连续，而阻抗的值需控制到 50－75 欧姆的范围内，最好是 50 欧姆。如果阻抗不连续，则需要进一步修改。    图 10 PCB 板的层叠方式 下一步定义 DC 网络的电位，如图 11 所示。     图 11  定义 DC 网络的电位     下一步定义分离器件和接插件，这些器件由系统创建仿真 model，如图 12 所示。    图 12  定义分离器件和接插件 接下来是与仿真关系最紧密的一步，即分配 SI 仿真模型（如图 13），要指定 IC 的 IBIS model，上一步定义的电阻、电容、I/O等可以由系统创建其仿真模型。    图 13  指定 SI model 如果芯片厂商提供的 IBIS model 不完整，则需利用 Cadence提供的 Model Integrity进行修正， 如图 14 所示。       图 14 Model Integrity 进行下一步的 SI 审计后结束 Database Setup Advisor过程。 Solution Space Analysis/Constraint-Driven Floorplanning/Constraint-Driven Routing        只有完成上述的过程后，我们才可能提取网络的拓朴，尔后进行仿真反射、串绕和定时等的仿真，图 15 是我们利用 SigXplorer提取的 TMS320C6713 数据总线中一部分的拓朴。    图 15  提取拓朴        布线拓朴的不同对信号完整性是有一定影响的。对于一组总线(地址，数据，命令)驱动多达 4、5 个设备(FLASH、SDRAM 等)的情况，在 PCB 布线时，是总线依次到达各设备，如先连到 SDRAM，再到 FLASH……还是总线呈星型分布，即从某处分离，分别连到各设备？布线拓扑对信号完整性的影响，主要反映在各个节点上信号到达时刻不一致，反射信号同样到达某节点的时刻不一致，所以造成信号质量恶化。一般来讲，星型拓扑结构，可以通过控制同样长的几个分支，使信号传输和反射时延一致，达到比较好的信号质量。在使用拓扑之间，要考虑到信号拓扑节点情况、实际工作原理和布线难度。不同的 Buffer，对于信号的反射影响也不一致，所以星型拓扑并不能很好解决上述数据地址总线连接到 FLASH 和 SDRAM 的时延，进而无法确保信号的质量；另一方面，高速的信号一般在 DSP 和 SDRAM 之间通信，FLASH 加载时的速率并不高，所以在高速仿真时只要确保实际高速信号有效工作的节点处的波形，而无需关注 FLASH处波形；星型拓扑比较菊花链等拓扑来讲，布线难度较大，尤其大量数据地址信号都采用星型拓扑时。    图 16  仿真的信号波形        我们可以在 SigXplorer 设置不同的拓朴结构、不同的端接电阻值仿真出信号的波形质量（减缓反射），可以设置不同的平行线长度和间距来仿真获得串绕值并将串绕限制在一定的范围内，并由上述仿真结果获得布线规则，如图 17 所示，这些规则会自动用于指导布线。从图 17 可以看出，规则的种类较多。    图 17  设置电气规则        我们发现，整个规则管理的层次结构是跨平台的，体现在原理图设计到 PCB 布线、SI分析的整个过程中（如图 18）。   图 18  规则管理 Post-Route DRC/Post-Route Analysis         在布线结束后，我们可以利用 SI 依次点击菜单 Analyze > SI/EMI Sim > Probe进行后分析，如图19，这时候的传输线模型是真正的有损传输线模型，包括过孔也被赋予其仿真模型，我们仍然可以进行反射、串绕、定时等的分析看布线结果是否真的符合规则。     图 19  后分析提取拓朴 5.Bug       Cadence 的 Allegro SPB 是一套 Bug 丛生的软件。另一套 Bug 丛生的软件是著名的“瘟酒吧”――Windows 98，然而它们都是世界上最好的软件。我们永远在做 1＋1 的数学题，哪里会有 Bug？但终究发现，也许最大的 Bug 便是没有 Bug。       没有 Bug 丛生软件的民族是悲哀的。   Allegro 使用中的一些细节 为了便于大家察看pcb 版，我将Allegro 中遇到的一些细微的东西在此跟大家分享： 1、 焊盘空心、实心的显示         经常每个人都有自己视觉的习惯，有些人习惯空心焊盘而有些人则习惯实心的，当面对的板子和你自己的习惯矛盾时，可以用以下的方法来改变： 在菜单中选SetupÆDrawing Options….，会弹出一个对话框：在Display 下的Filled pad 前面打勾，显示的就是实心焊盘，反之就是空心的。 2、 Highlight        这个如果没有设定好的话，当我们高亮一个网络或者零件的时候，显示为虚线条，这样当放大屏幕的时候很难看清点亮的东西。没有设定好的话，当我们高亮一个网络或者零件的时候，显示为虚线条，这样当缩小屏幕的时候很难看清点亮的东西。按照如下的方法可以加以设定： 在菜单中选SetupÆUser Preferences…，点选Display，在右侧的Display_nohilitefont 前面打勾，则高亮的物体显示为实心颜色，否则为虚线。这一点实际做一下对比就可以体会到。 3、 显示平面层花盘        这点跟第1 点类似，在图一中的Thermal pads 中打勾即可；另外要想显示钻孔，只需选中Display drill holes。 4、 DRC 显示为填充以及改变大小       显示填充：同样在图二的对话框中，选中右侧Display_drcfill 即显示填充的drc，否则为空心。 改变大小：在图一的对话框中点开drc 则出现对话框： 我们就可以更改drc 的大小，或者开、关drc。 5、 改变光标的形状（大十字、小十字等）       用惯PowerPCB 的人可能比较习惯光标是大十字，充满整个屏幕，可以作如下设定： 在图二中，选中左侧Ui，在右侧Pcb_cursor 的下拉菜单中选不同的项，则可以实现不同的设定，其中Cross 是小光标，infinite 是大光标。 6、 将整版显示为0mil 的线宽       在图二中选中右侧nolinewith 可以实现。 7、 动态的显示布线长度        在图二的对话框中选中左侧的Etch，右侧选中Allegro_etch_length_on，这样在布线的时候就可以实时的显示已布线的长度，当然并不是所有时候都方便，有时候可能后觉得碍眼，看情况了。 以上是我已发现的一些东东，不对指出还往指正。这些都是很细节的问题，知道了可能会觉得很简单，不知道的话怎么找也找不着，当然还有很多没有发现的东西，如果你已经发现了，麻烦你告诉我一声，我再有什么发现的话还会继续与大家分享。 Cadence电路板设计文件旋转角度教程 有时候出于编制生产设备程序的要求，例如插件机，需要将电路板设计文件旋转一个角度。但很多同事反映Cadence电路板设计文件旋转角度并不容易，经过我的仔细摸索，找到了解决办法，具体步骤如下： 1）电路板中锁定部分的解锁。先点击工具栏中的“Unfix”按钮，然后单击屏幕右侧的“Find”标签，点击“All On”按钮选中所有项目，然后用鼠标选中电路板的所有部分，完成对电路板中锁定部分的解锁。建议在旋转电路板角度前都先做这一步，若跳过这步的话，电路板中锁定部分将不会随整体一起旋转。 2）旋转电路板。选择菜单“Edit→Move”（或者点击工具栏中的“Move”按钮），然后单击屏幕右侧的“Find”标签，点击“All On”按钮选中所有项目，再单击“Option”标签，进行如图1所示设置，用鼠标选中电路板的所有部分，然后鼠标单击电路板中心位置，等待屏幕下方的提示信息区域显示完成所有元件移动的信息，再鼠标右击电路板图形，在弹出的对话框中选择“Rotate”，用鼠标拖电路板至合适角度后鼠标单击欲放置的位置，等待一段时间旋转完成。     Allegro SI分析串扰教程 1 概要     高速电路板在进行信号完整性分析的时候，和反射一起的串扰噪声的影响也必须考虑。 本文将介绍串扰噪声的理论基础及如何使用Allegro PCB SI对串扰进行分析： 2 所谓串扰噪声   ※ Aggressor・・・入侵网络 ※ Victim・・・受害网络     众所周知，信号传输线路周围有电磁场发生。当有多个传输线并行布线时，各自的电磁场互相作用、信号间的能量相互作用产生的信号波动。我们称为串扰噪声。     引起串扰噪声的原因、与耦合电容(互感电容) 与耦合电感(互感电感)是密切相关的。     互容是引起串扰的一个重要因素,互容是两导体间简单的电场耦合,这种耦合在电路模型中以互容的形式表现出来。互容将产生一个与入侵线上电压变换率成正比的噪声电流到受害线：     互感是受到Aggressor导线上电流产生的电磁场的影响，在静止的Victim导线上产生感应电流的现象。感应电流一部分向Victim导线的近端（驱动器方向）产生正向的近端串扰，同时一部分感应电流流向Victim导线的远端（接受器方向）产生反向的远端串扰。     这种现象很容易让人联想到，传输线路像一条平静的河面,电场像水，信号像船，传输线路的耦合程度像岸堤的高度（高的岸堤耦合就弱）、波浪的大小表示串扰噪声的大小。A河,B河,C河的3个河排列流动的时候、考虑如果当船沿着正中的B河前进。       船前进的话水被推到前方、前方的波浪比较激烈（这个和远端串扰对应）。船后方、是与船一起伸长的航迹。（这个和近端串扰对应。）     如果B河发生了的波浪、会流向岸堤内的A河。另一方面、波浪不易进入岸堤高的C河，而产生波浪。试着考虑如果在这里，船前进的速度变化了，船的速度上升的话根据船的前进发生的波浪将变得更大、作为结果A河的波浪也变大。     其次，试着考虑B河和并行流的距离长的情况、并行流的距离长、那么流入的水也就多、作为结果A河的波浪变得大。     上面是串扰噪声一个形象的概述，下面我们就用模拟的方法去确认串扰噪声的行为。 3 Allegro PCB SI的串扰解析方法     Aggressor网络是并行网络中的3个的线路正中、左右2边为Victim网络的拓扑学(下图参照) 分析Victim网络的接收器波形的串扰噪声。   下图为此次的模拟传送线路的板层构成    3.1   做线路长度的SWEEP分析     用Allegro PCB SI仿真从10～50mm以10mm为间隔，做线路长度的sweep分析的结果。 3.1.1 互感电容   互感电容和导线间距成反比。 3.2.2 互感电感   互感电感和导线间距成反比。 3.2.3 串扰量   串扰量和导线间距成反比。 3.2.4 串扰波形 3.2.4.1 Aggressor网络的接收器波浪形   根据分配导线间距离的变化，线路的特性阻抗也将变动，根据波形的显示，过冲量不会有太多的差异。 3.2.4.2 Victim网络接收端波形   导线间距变大的话，Victim网络的串扰噪声变得小。这是受互感电容和互感电感都变得小的影响。 3.2.4.3 Victim驱动器端波形   接收器方面的串扰噪声同样变小,串扰噪声的大小如图所示。 4  使用了Allegro PCB SI的串扰分析方法     一组Bus信号(时钟频率266MHz)如下图样品基板中的布线，Victim网络为网络的中央，Aggressor网络为相邻的网络，仿真模拟。   4.1 串扰•模拟 4.1.1 EVEN(单一)方式•串扰•仿真   (Receiver方面) 远边大约有振幅2v左右的串扰。 4.1.2 ODD(差动)方式•串扰•仿真   ODD(差动)方式大约也有振幅2v左右串扰，但稍小于EVEN方式。 4.2  综合仿真 4.2.1 EVEN方式•综合仿真   比较只考虑反射影响和考虑反射+串扰综合影响的结果的差别，由于串扰噪声的影响，驱动端方面53ps左右波形提前，接收端有65ps左右波形延迟。 4.2.2 ODD方式•综合仿真   比较通常分析的结果和综合分析的结果，由于串扰噪声的影响，驱动端有75ps左右波形延迟，接收端有60ps左右波形提前。 5 总括 5.1 哪些网络属于Aggressor网络？ 时钟频率高的信号。(时钟信号，高速memory，bus信号等) 5.2 串扰噪声容易产生的状况？ Aggressor在网络里有大的过冲量产生。 Aggressor网络和Victim网络的导线间距过小。 Aggressor网络和Victim网络有长距离并行布线。 5.3 串扰噪声对波形的影响 波形斜率的影响。 波形的延时偏离。 5.4 串扰噪声对策 对Aggressor网络，constraint设定最小导线间距， 在Aggressor网络的波形里限制过冲量，和反射对策一样。   传送线路的阻抗控制(   终端电阻的匹配(   线路拓扑的最优化( 对Aggressor网络实施屏蔽 对Aggressor网络，在constraint规则管理器里设定并行线路距离的最大值。 抑制层间串扰噪声，可以通过改变层布线方向，建议邻接层90度布线。 5.5 最后     以前的印刷电路板设计，串扰对策只是根据以前经验来布局布线,不过，当BUS信号的时钟频率超过数百MHz，产品小型化•低成本化越来越流行的今天，用仿真方法模拟串扰噪声，然后分配给信号网络最适合的constraint的设计方法，已经成为印刷电路板设计的成功钥匙。 同时，时序规则要求严厉的高速memory bus的设计，串扰噪声的线路延迟，今后也将变的重要。 用Cadence PCB SI分析特性阻抗变化因素 1、概要 在进行PCB SI的设计时，理解特性阻抗是非常重要的。这次，我们对特性阻抗进行基础说明之外，还说明Allegro的阻抗计算原理以及各参数和阻抗的关系。 2、什么是特性阻抗？ 2.1、传送线路的电路特性 在高频率(MHz)信号中，把传送回路作为电路。   2.1.1、电阻R 电阻R是指普通的导线带有的欧姆电阻。R = ρ・L / S　[Ω] (S:横截面面积[m2]，L:导体长[m]，ρ:金属（铜）的电阻率[Ω*m])。在高频频域范围内的话，根据表面效果和集合效果的影响，集中在导体表面电流流动，会使上面公式中的阻值变得更大。 2.1.2、电容C 电容C是指积蓄在导体间电荷的量。C = ε（S / d）[F]（ε:介电常数，S:导体的横截面积，d:导体间的距离) 2.1.3、电感L 电流流动的导线必定有磁通量发生，根据这个产生的自感。L=0.002S[2.3lg(2s/w+t)+0.5][μH]S:导线长度(cm)   W:导线宽度(cm)   t:导线厚度(cm) 2.1.4、电导G 物体传导电流的本领叫做电导。对导体间的介电特性的反抗成分，表示容易电流的程度。 G = 1 / R  2.2、阻抗和特性阻抗的不同？ 阻抗 表示电路部分对交变电信号流通产生的阻力，是传输线上输入电压对输入电流的比率值 Z = V(x)/ I(x) 特性阻抗 特征阻抗是指信号沿传输线传播时，信号看到的瞬间阻抗的值。简单地讲，无限长传输线上各处的电压与电流的比值定义为传输线的特性阻抗。Z0 = √( (R + jωL) / (G + jωC) ) ≒ √(L / C)(R<<ωL，G<<ωC) 3、Allegro的特性阻抗计算原理 3.1、在Layout Cross Section中阻抗计算 PCB SI菜单的Setup >Cross-section <单线的特性阻抗计算方法>   1、  设定层结构和材料物质。 2、  Width栏输入线宽的话，在Impedance栏会计算出特性阻抗。(Impedance输入目标阻抗的话，则会计算线宽。) <差分阻抗>   1、  勾选Differential Mode 2、  设定层结构和材料物质。 3、  Coupling Type设定结合类型。（NONE: 不耦合，EDGE:同层耦合，BROADSIDE:邻接层耦合) 4、  因为设定线宽的话，确定差分阻抗或者spacing任何一个，选择Spacing单击OK按钮，差分阻抗被计算。   (如果想指定差分阻抗的，设定DiffZ0，调节线宽和spacing。) ― 参考1 ― 层结构计算过阻抗之后，可以通过PCB Editor菜单的File >Export >Techfile技术文件进行保存，再利用。根据这个，可以通过程序库管理本公司阻抗设计的经验技术。 3.2、在Electrical Constraints中计算阻抗 PCB Editor菜单的Setup >Constraint单击Electrical constraint sets按钮，选择DiffPair Valuetab，并且单击Calculator按钮。   能用上述方法计算差动阻抗时，层结构Layout Cross Section是已经设定，不能修改的。 3.3、在View Trace Model Parameters中计算阻抗 SigXplorer菜单的Edit >Add Part，Model Type Filter选择Interconnect，选择想使用的传送线路模型，界面配置。   1、  以SigXplorer画面的参数界面，设定层构成和材料属性，线宽和线距。 2、  以SigXplorer画面的参数界面，在对象模型的地方进行单击右键，选择View Trace Parameters。 3、  在View Trace Model Parameters界面内，Field Solution Results内Field solver cutoff frequency设定10GHz，Matrix设定Impedance，特性阻抗以矩阵形式被表示。(如果想使之表示差分阻抗的情况， Matrix设定Diff Impedance。)   ― 参考2 ― 如果在范围内设定了分步或复数的价值，View Trace Model Parameters的Parameter Values会以列表的方式列出所有的数据。 ― 参考3 ― Field Solution Results栏，能表示以下的结果。 ·  Capacitance ·  Die. Conductance ·  Inductance ·  Linear Resistance ·  Modal Velocity ·  Admittance ·  Impedance ·  Diff Impedance ·  Near-End Coupling ·  Modal Delay 在Capacitance/ Die. Conductance/ Inductance/ Linear Resistance中，能够设定频率。 4、各参数和特性阻抗Z0的关系 本项，使用「在3.3 View Trace Model Parameters的阻抗计算」介绍的功能，确认各参数和特性阻抗Z0的关系。 4.1、计算单线的特性阻抗Z0和把跟各参数的关系如下图，研究只变化一个参数的时候，特性阻抗Z0的变化。   4.1.1、用图表表示在线宽W和让特性阻抗Z0的关系 线宽W在0.13～0.23mm范围内，以0.01mm间隔变化了11点的时候，特性阻抗Z0的变化。   从这个图表可以看出，线宽W变大，特性阻抗变小。线宽W变大的话，导体与参考面之间的电容C和导体的电感L也变大，不过，对特性阻抗Z0的影响是因为电容C变大。默认的电容C和电感L的价值。「电容C =110.2pF, 电感L=286nH」 4.1.2、用图表表示介电质的厚度D1和特性阻抗Z0的关系 介电质厚度D1在0.05～0.15mm范围内，以0.01mm间隔使之变化了11点的时候，特性阻抗Z0的变化。   从这个图表可以看出，介电质厚度D1变大，特性阻抗Z0变大。因为参考面与导体的距离变大，导体和参考面间的电容C变小。 4.1.3、用图表表示让导线的厚度T和跟特性阻抗Z0的关系 导线的厚度T在0.03～0.04mm范围内，以0.001mm间隔变化了11点的时候，特性阻抗Z0的变化。   从这个图表可以看出，导线的厚度T变大，特性阻抗Z0一点点变小。导线的厚度T变大的话，与导体间的电容C和导体的电感L也变大，不过，对特性阻抗Z0的影响因为是电容C变大。 4.1.4、用图表表示跟介电常数ε1和特性阻抗Z0的关系 介电常数ε1在3.5～4.5范围内，以0.1间隔变化了11点的时候，特性阻抗Z0的变化。   从这个图表可以看出，介电常数ε1变大，特性阻抗Z0变小。因为介电常数ε1变大，导体和参考面间的电容C变大。 4.1.5、用图表表示介电常数ε2和特性阻抗Z0的关系 介电常数ε2在1～5范围内，以0.5间隔变化了11点的时候，特性阻抗Z0的变化。   从这个图表可以看出，介电常数ε2变大，特性阻抗Z0变小。因为介电常数ε2变大，导体和参考面间的电容C变大。 4.2、差分阻抗和各参数的关系 下图作为标准的层构成的时候，计算只做一个参数变化的时候，差分阻抗的变化。   4.2.1、线间距S和差动阻抗Zdiff的关系 线间距S在0.12～0.22mm范围内，以0.01mm间隔变化了11点的时候，差分阻抗Zdiff的变化。   从这个图表可以，线间距S变大，差分阻抗Zdiff变大。因为线间距S变大，差分线路间的电容C变小。 4.2.2、导线的厚度T和跟差分阻抗Zdiff的关系 导线的厚度T在0.03～0.04mm范围内，以0.001mm间隔变化了11点的时候，差分阻抗Zdiff的变化。   从这个图表可以看出，导线的厚度T变大，差分阻抗Zdiff变小。导线的厚度T变大，导体与参考面间和差分线路间的电容C及导体的电感L也变大，对差分阻抗Zdiff的影响是因为是导体和参考面间和差分线路间的电容C变大。同时，与单线比的话，差分线路间产生的电容，也使差分阻抗Zdiff也变大。 4.2.3、介电常数ε2和差分阻抗Zdiff的关系 介电常数ε2在1～5范围内，以0.5间隔使之变化了11点的时候，差分阻抗Zdiff的变化。   从这个图表可以看出，介电常数ε2变大，差分阻抗Zdiff变小。因为介电常数ε2变大，导体与参考面间和差分线路间的电容C变大。同时，与单线比的话，差分线路间上产生的电容，也使差分阻抗Zdiff变大。 Allegro 15.x 自动绕线功能介绍 随着高速PCB布线的普及，只是布线的连通已经不能达到高速PCB设计的要求，布线长度要求是高速PCB会涉及到的一个基本问题。那怎样在实际PCB布线中完成这些呢？本文档将介绍Allegro自动及交互绕线的两种方法，具体请见下面 内容 财务内部控制制度的内容财务内部控制制度的内容人员招聘与配置的内容项目成本控制的内容消防安全演练内容 。 一、 设定好相关参数后通过Specctra进行自动绕线； 具体命令在菜单：Route>Elongation by pick,见下图：   操作步骤： 1，给需要绕线的Net设定长度规则     关于Net等长设定这里不再做作详细介绍，如果对这部分有疑问请参考help相关文档。     我们这里举一个比较简单的例子，对一个只有一对Pin Pair的网络设定一个绝对长度，可以使用Edit-Properties，对一个Net进行定义，添加Propgation_Delay设定，值为：L:S:1500:1600，这个定义意思为给所选Net一个走线长度限制，范围为1500mil到1600mil之间， 见下图：   设定好了，点击OK推出即可。 可以用Show Element来检查一下设定是否OK，见下图：   2，开启长度检查开关 点击菜单Setup>Constraints或者直接点击工具菜单 ， 出现窗体：   点击Electrical constraint sets…   把Propagation delay和Relative Propagation delay的状态设为On 3，点击菜单自动绕线 点击菜单Route>Elongation by pick，然后直接点击右键在弹出菜单中选择Setup进行参数设置 出现下面窗体： HYPERLINK "http://www.soeol.com/info/UploadFile/200936215512896.jpg" \t "_blank"   在这里可以设置自动绕线的模式和参数，Miter Corners为45度拐角。 点击OK退出， 然后再点选刚才设定好的那个Net，Specctra将自动启动，见下图：   自动绕线完成，见下图：   注意：License版本需要Export 二、 Allegro V15.1新功能，交互式自动绕线 注意：此功能需要Allegro 15.1并打上15.1 ISR - Feb 04或更新补丁，或之后版本。 Allegro 15.1新增了一个交互式自动绕线功能，具体在菜单Route>Delay Tune， 或直接点击工具栏按钮 ，效果见下面：         优点：操作简单，只要点击鼠标，选择模式，划出一个框即可完成不同模式的各种绕线；大大提高了绕线工作效率；绕出来的走线比较美观，当然电气特性也会好些。 操作步骤： 1，点选菜单Route>Delay Tune或点击工具按钮 2，在Option中选择相关参数，   以上参数用户可以自己试一下具体效果，这里不作详细介绍了。 3，点击需要绕线的起点   4，拖动鼠标在合适的位置再次点击左键确定即可，   注意：在此用户可以通过右边走线长度提示来确定具体绕线的长度 5，完成   其它效果：   差分信号自动识别并一对线一起绕线！