基礎電路設計(六)傳輸線路與高速電路的設計技巧

1 電路設計講座 (六) 傳輸線路與高速電路的設計技巧 內容標題導覽：｜前言｜傳輸線路的電荷與電位分佈｜傳輸線路與反射係數｜Strip line的信號延遲｜防止傳輸線路反射的方法｜信號 傳輸延遲｜IC的動作速度與誤動作｜結語｜ 前言 類似 CPU等超高速、高頻電子元件相繼問世，過去經常被忽視的整合問題，例如信號傳輸波形的最佳化， 最近成為非常重要的課題之一。電子元件動作高速化使得封裝上必需面對更多短期內不易獲得解答的挑 戰，因此利用模擬分析作事前的檢討與對策，成為設計上不可欠缺的手法。所謂超高速、高頻化具體而言 例如 PC、PDA、網際網路、光通信、無線 LAN等電子產品，事實上已經成為日常生活中的一部份，有鑑 於此，接著要介紹信號傳輸線路的問題點，同時深入探討高速電路的設計技巧。 傳輸線路的電荷與電位分佈 線路傳輸高頻信號時，線路長度與信號頻率波長兩者的微妙關係已經成為無法忽視的課題，例如傳輸線路 會會因頻率會呈現天線效應產生噪訊放射現象，進而影響電子機器正常動作等等。圖 1是每單位波長的傳 輸線路特性，由圖可知負載端出現的信號振幅與信號源的振幅相同時，信號的位相則呈現 延遲，假設該信 號是高頻波時，圖 1的振幅與位相會因傳輸線路的位置產生差異。雖然理想狀態希望信號源的振幅、位相 與負載端完全相同，不過高頻波一旦產生上述差異時，就無法忽視兩者的關係。 2 圖 1 傳輸線路的電荷與電位分佈 當傳輸線路長度增加時，即使是低頻波同樣會因信號波長產生與上述相同且無法忽視的問題，例如頻率為 1KHz時是 300Km， 依此推算祇要超過 300Km，低頻波也會產生相同的天線效應與噪訊干預現象。這正是影響導體長度的波長越來越高頻化之後， 傳輸線路的設計也越來越困難的主要原因。一般認為傳輸線路長度與波長的關係大約是 1/100 以上 的 ，也就是說傳輸線路的長 度低於波長的 1/100 以下，理論上就不會產生上述困擾，然而實際上不可能有如此長度的傳輸線路。 如圖 1 所示如果兩線路之間產生電位差，兩線路之間就會發生電界，隨著電荷的變化就會出現高頻波的流動(亦即電流)，它可視 為磁界的變化，因此隨著電界與磁界，行進波會流入負載端，如果傳輸線路的阻抗為不整合狀態時，負載端就會產生反射波(亦即 反射電力)，造成行進波與反射波相互干擾，進而在傳輸線路上形成類似靜止狀的波形山谷(亦即定常波)，使得傳輸線路具有頻率 特性。當傳輸線路為 時，干涉所產生的波長成為共振狀態，傳輸線路就成為發射噪訊的天線，進而嚴重影響電子機器的正常動作， 也就是說具有電界、磁界的高頻波電流的流動所產生的電磁界，經常超越預料將強烈的電波放射至周圍空間。 傳輸線路與反射係數 如果將傳輸線路、信號源與負載端加以整合，就不會發生反射與信號劣化等問題。在高頻波領域不能用低 頻波的思維將傳輸線路當作 0歐姆阻抗，而是必需將它視為一種電子元件(特性阻抗 ZoΩ)，也就是說傳輸 高頻信號整合時驅動側的 IC祇能見到傳輸線路 的負載，為了高速驅動特性阻抗 Zo具有 50 ～100Ω的負載，因此設計上必需考慮驅動能力所造成的負擔。 【計算例 1】 試算 25pF的負載，1ns的時間內提升至 5V時，驅動側的需求電流 。 電流 可由下式求得: 亦即的變化越快所需的電流 I也越多，相對的噪訊也越大。事實上電路要完全取得整合相當困難，反射所產生的阻抗不整合，會 因信號源的電力未被負載消耗，變成反射波折返至信號源。由於反射波是朝著信號源的傳輸線路方向傳播，隨著傳輸線路的長度 改變，信號源側與負載側的位相差異也越明顯。 一般而言該反射係數並非電力的反射係數，因此它是使用 表 关于同志近三年现实表现材料材料类招标技术评分表图表与交易pdf视力表打印pdf用图表说话 pdf 示負載端入射波與反射波兩者的比，亦即使用電壓反射係數 表示， 3 電壓反射係數 可由下式求得: 亦即的變化越快所需的電流 I 也越多，相對的噪訊也越大。事實上電路要完全取得整合相當困難，反射所產生的阻抗不整合，會 因信號源的電力未被負載消耗，變成反射波折返至信號源。由於反射波是朝著信號源的傳輸線路方向傳播，隨著傳輸線路的長度 改變，信號源側與負載側的位相差異也越明顯。 一般而言該反射係數並非電力的反射係數，因此它是使用表示負載端入射波與反射波兩者的比，亦即使用電壓反射係數 表示， 電壓反射係數 可由下式求得: 實際上電路的負載 幾乎不會是純阻抗而是複素數，因此反射係數也成為複素數。 【計算例 2】 由上述計算結果獲得以下結論: 1.如果將負載的阻抗視為一定值時，反射係數會隨著位置變化。 2.傳輸線路上距離負載端 位置的位相差會有 的差異。 3.反射係數會變成 的位相差。 換言之從信號源觀之反射波比入射波延遲 ，因此反射係數是反覆波長 λ的 1/2 周期 ，而負載阻抗則呈現不斷變化狀態。 4 圖 2 傳輸線路與反射係數的互動關係 Strip line 的信號延遲 圖 3是印刷電路板 Strip line的特性阻抗 Zo關係式與傳播延遲時間 的關係式。假設電路板的條件分 別是: 1.特性阻抗 的計算如下示: 2.傳播延遲時間 的計算如下示: 5 由以上計算結果可知該印刷電路板的特性阻抗 Z 為 5，印刷導線每 1m 會產生 5.66ns 的傳播延遲時間 。 圖 3 印刷電路板 Strip line 的特性阻抗 Zo ，與傳播延遲時間 的計算公式 【計算例 3】 試算長度為 200mm strip line 所構成的印刷電路板，從信號源到達負載所產生的信號延遲。 假設因傳播造成的信號延遲時間為 tpd，則 tpd 的計算如下: 6 圖 4 信號的延遲時間 如果傳輸線路發生信號延遲時，其關係式可由傳輸線路的長度與數位信號站立時間，兩者概括性關係求得: 2Td>tr------------------------------(1) 也就是說 2Td是信號在傳輸線路往返的時間，如果 2Td比數位信號站立時間 tr更大時就會產生問題，此時會因反射出現 over shoot 與跳動(bouncing)現象，成為電路誤動作的因素之一。假設傳輸線路的長度為 l 時，信號延遲時間 Td的關係可用下式表示: Td= x l--------------------------(2) 假設高速 IC的傳播延遲時間為 1ns，往復線路的長度為 200mm，從上述式(1)與式(2)與計算例 3 可知，線路的長度是造成傳 播延遲主要原因，因此必需進行阻抗整合，設法對策避免產生反射波。 防止傳輸線路反射的方法 如上所述防止反射最佳方法是將信號源輸入與輸出端的阻抗，與傳輸線路的特性阻抗整合，也就是說在傳 輸線路上形成相同的特性阻抗。主要考量是因為從輸出到輸入之間，一連串的傳輸線路上若有阻抗非連續 點時，該位置便會產生反射，因此即使頻率有變動，穩定無變動的阻抗與輸出入阻抗成為理想的驅動條件。 常用的特性阻抗 計算公式如下: ----------------------------(3) 由式(3)可知該計算式毫無頻率概念，亦未包含消耗電力的阻抗與電導(conductance)等項次，因此傳輸 線路沒有任何損耗，可說是與頻率無關的理想電路，亦即利用整合的分佈定數線路傳輸的信號，在任何位 7 置任何切口的信號源的波形、位相、振幅完全相同。 如圖 5所示設計上一直未受到重視的 pattern導線，通常會與傳輸線路上的 IC連接，此時比較有效抑制 反射的方法如下示: 1.利用傳輸線路的長度進行導線 layout。 2.利用終端方式抑制反射強度。 3.利用導線 layout技巧抑制反射強度。 如果考慮 IC/LSI 的輸出入阻抗時，CMOS type的輸出阻抗一般為數十 Ω，輸入阻抗則高達數百 Ω，輸 出阻抗值與傳輸線路的特性阻抗值非常近似(大約為 50～100Ω)，相較之下輸入阻抗值就非常大，為了有 效抑制反射必需在收信端進行與終端相等的特性阻抗，不過基於耗電性等考量上述方式並非上策，最好的 方法是將傳輸線路當作集中定數線路處理，也就是說在無終端的前提下，利用傳輸線路的長度進行導線 layout使信號能被順利傳送。傳輸線路使用集中定數線路或是分佈定數線路，取決於數位信號的站立時 間，圖 6是信號的站立時間與輸線路長度的依存關係。 圖 5 分歧導線的特性 8 圖 6 分佈定數線路的特性 設計時祇需讀取圖 6 的 IC信號站立時間與傳輸線路的長度，就可在既定的傳輸線路長度範圍內，與無終端處理前提下有效抑制 反射強度。需注意的是上述是不需考慮分佈定數線路的設計，如果傳輸線路需作分佈定數線路考量時，就需在收信端擷取終端並 設法抑制反射強度。雖然反射起因於 linking 與 over shoot以及 under shoot，不過抑制放射反射時必需降低產生噪訊的高頻 波成份，例如降低 linking 電流可以有效減緩噪訊的 level。 大部分的情況要設計理想狀態的傳輸線路幾乎是不可能，不過以理想狀態的概念設計電路卻非常重要。雖然實際誤差可透過檢討 與調整補正，如果該誤差是因為設計不慎就存在的潛伏因子，最後則會面臨無法挽救的窘境。如圖 5(a)分歧導線 layout，信號 波形很容易因反射波造成雜亂波，這意味著 pattern導線長度的差異造成不整合進而引發雜亂波，會隨著分歧數量的變動與噪訊 相互干擾更加速波形潰散。圖 5(b)的導線雖然仍有反射波的問題，但不論是 IC輸入端或是信號源的波形都很均勻，加上無位相 差異因此反射波干涉造成的波形雜亂相對的大幅降低，這種情況就可利用 dumping 阻抗改善波形。 基板層的結構對高頻電路的性能具有決定性的影響，基於成本考量雙面電路基板成為設計者最愛，但是值的注意的是雙面電路基 板並無法確保電源與 grand 穩定性，一旦發生問題幾乎沒有充分的裕度可作改善，尤其是 10MHz以上高頻電路最好能改用多層 板。此外高密度封裝電路基板經常使用 BGA/CSP等方式，雖然電源與接地層看似均勻，實際上有關低阻抗的對策卻經常被忽略， 其結果極易造成特性阻抗潰散，因此事前的檢討變得格外重要。 隨著電路高速化，數位電路經常發生誤動作與精度誤差等問題，因此設計時必需特別注意 data sheet 記載的細項 tinning 規定， 因為 tinning error 往往是誤動作的主要原因。此外高速化後 clock的周期會變短，加上輸出入之間信號的延遲傳輸，造成 metastable與 tinning 偏差等現象。使用高速 IC元件時則需注意 switching 噪訊與 ground bounce 的出現，同時在 pattern 導線 layout 時透過精密檢討，設法避免發生上述機能性的障礙。 9 信號傳輸延遲 (1)流動於導體內的電流傳播速度 頻率 f與該信號變化 1周期 T 所需要的時間由下式表示: T ＝1/f(s)--------------------------(4) 流動於導體內的電流一秒鐘的傳播速度 v可由下式表示: ---------------------(5) 10 印刷電路板的比誘電率為 4.7 時，傳輸延遲時間 : 傳輸線路上有容量性負載時會影響傳輸延遲時間 "，它的傳輸延遲時間 是用下式表示: 【計算例 4】 如圖 7 所示由 micro strip line 所構成的傳輸線路，從該線路(特性阻抗為)距離信號端 100mm 的位置具有 10pF 輸入負載容量 時，試算它的傳輸延遲時間 "。 11 如以上介紹利用 micro strip line 傳輸延遲時間 "時: 由於連接 10pF的負載，會增加 7.79-5.68(ns/m) 的傳輸延遲。傳輸線路的長度對電路阻抗與位相具有重大影響，以計算例 4 而言傳輸線路究竟要使用分佈定數線路，或是集中定數線路，傳輸線路的長度成為判斷上重要的指標。如果將波形動亂列入考慮 時，無終端整合可傳輸信號的界限傳輸線路長度 Lmax 關係示如下所示: tr :信號的站立或下降時間(ns) 由式(10)獲得以下結論: ※※信號的站立時間越緩慢且傳輸延遲時間增大時，無終端整合可傳輸信號的傳輸線 路長度可延長。 12 圖 7 micro strip line 所構成的傳輸線路的傳輸延遲時間 IC的動作速度與誤動作 為了要使電路的動作特性能符合預期目標，不單是組合封裝技術的問題，包含電路設計上若有任何疏失或 是欠缺周詳考慮，經常事後需耗費龐大資源解決問題，其中又以 IC的動作 tinning error造成電路誤動作 的比例最多。 (1)Metastable 如圖 8所示 flip flop IC內具備 set up time tsetup 與 hold time thold 兩種規格，如果沒有充分的 tinning 裕度維持 tsetup 與 thold 時間，data一旦發生變化就無法確定是輸出的 H或是 L，形成不穩定狀態進而產 生如圖 8所示的鬚狀脈衝波形，往往還會有發振現象，這種狀態稱為「Metastable」。 13 圖 8 Metastable 現象 比較有效的對策共可分為三種，具體方法如下所述: 1.flip flop 分成兩段使用 如圖 9 所示即使因 Metastable 發生鬚狀脈衝波形，利用兩段 flip flop 方式(以下簡稱為 FF)亦能去除下個 tinning，具體方法是 用第一段 flip flop 讀入資料並將資料 latch，接著再用第二段 flip flop 輸出資料，如此便可去除鬚狀脈衝波形。 2.圖 9(b)的對策是用第一個 clock(1st)將資料 latch，再輸出時間稍為延緩的資料(利用共通 clock將資料 latch時，會選則具備 所有資料的 tinning)。 3.圖9(c)的對策是在發生鬚狀脈衝波形期間使用mask方式，由於發生鬚狀脈衝波形的時間隨著 IC高速化會變得很短，因此clock 的周期很快的場合，使用高速 IC反而變成非常 smart。 事實上即使因 Metastable 造成誤動作，不過它的發生機率卻比預期低(例如一週或二週發生一次左右)，因此大多數的情況都無 法追究真正的發生原因。由於高速 clock電路會有信號延遲傳輸的困擾，因此設計上必需設法滿足 set up time 與 hold time 規 格。此外 Meta stable 經常因電源與溫度發生變動也是必需加以防範。 14 圖 9 Metastable 的對策 (2)tinning 偏差 如果未預留考慮 tinning 偏差裕度時，經常會成為電路誤動作的原因。如圖 10(a)的電路所謂 tinning 偏差(skew)是指 FF1 的 clock CK1 的延遲時間 tpd1 ，與 FF2 的 clock CK2 的延遲時間 tpd2 兩者的差亦即 tpd2-tpd1 。 圖 10(b)表示可忽略 tinning偏差亦即 tpd2-tpd1≈0，換言之從輸出端子祇輸出 IC規格書標示的信號傳輸延遲時間內的延遲信號， 實際上由於 IC的延遲與 pattern長度所造成的影響有大小區分，因而產生 clock之間產生延遲時間差異，如果延遲時間差異過 多時，會發生資料異常現象，此時 FF2 的 clock無法維持讀入的 FF1 輸出資料 set up 時間與 hold 時間，最後導致 FF2 的輸出 變得非常不穩定。 15 圖 10 可忽略 tinning skew 時 shift resistor 的輸出特性 【計算例 5】 如圖 11(a)所示 shift resistor 電路上的複數個 FF1，連接於相同的 clock line，而 clock line 基於驅動能力的考量，因此被連 接於 buffer 上。請檢討該電路的問題點與改善對策。 ※問題點 圖 11(a)的電路 clock line 上，a、b、c 的延遲時間依序加算配置導線，因此 tinning skew會變得非長大，該導線與電路不易 維持 set up time與 hold time，而且有可能發生誤動作甚至不會動作的窘境。 ※改善對策 如圖 11(b)所示為了抑制 clock之間的信號傳輸延遲時間，因此縮短導線的長度以維持 set up time 與 hold time。 16 圖 11 tinning skew的問題點與改善對策 (3)cross talk 如圖 12 所示由於資料線(data line)產生的 cross talk，使得噪訊滲入其它信號線，往往是造成電路誤動作的原因之一。資料線 有複數個資料同步變化，所以電流變化相當大，如果噪訊滲入信號線就會造成重大影響。如果該信號線是同步化邏輯電路時，即 使受到 cross talk噪訊干擾，祇要同步化 tinning 的噪訊未滲入，也不會造成電路誤動作。相隔很近的信號線同步化對抑制噪訊 也具有很好的效應。 17 圖 12 同步化的動作機制 圖 13 是將 one shot multi vibrate 同步化，提高對外部噪訊的 noise margin 方法。 基於組立作業等考量因此必需盡量縮短電路板 pattern的導線長度，也就是說高密度導線 layout 技術，對 pattern的導線最短 化具有實質的含意，除此之外回路(loop)面積的最小化也很重要，如果信號線是由 micro strip line 所構成時，便可大幅降低 cross talk，而四層板對構成電源與接地(ground)面具有很大的助益。 18 圖 13 同步化的動作機制 (4)ground bounce 數位電路的電源與接地流有 CMOS 貫穿電流與充放電電流等高頻過渡電流，在 ground 的元件 ground 一般是用下列式子表示: 圖 14 是 IC switching 時表示等價電路的誘起電力、形成 inductance、負載容量。假設流動於負載容量 的電流，施加於容量的 電壓為 時: 利用式(11)、(12)計算誘起電力 時: 由式(13)可知為了降低 grand bounce ＊抑制電壓的振幅與時間變化振幅，增加 dV/dt。 ＊降低負載容量。 結語 (以上介紹有關 tinning error與電路誤動作的互動關係，由於調查 tinning error造成電路誤動作的原因 必需耗費龐大資源，因此設計高速電路時除了慎選 IC元件之外，事前密緻的檢討與模擬分析，成為無法 忽視怠慢的過程。 （作者現任職於工研院光電所）