VHDL数字秒表设计

精选文档——课程设计(综合试验) 报告 软件系统测试报告下载sgs报告如何下载关于路面塌陷情况报告535n,sgs报告怎么下载竣工报告下载 (2014--2015年度第1学期)名称：VHDL语言与数字系统设计题目：电子秒表院系：班级：学号：同学姓名：指导老师：陈晓梅设计周数：2周成绩：日期：2015年1月23日名目TOC\o"1-3"\h\z\uHYPERLINK\l"_Toc409772794"一、课程设计(综合试验)的目的与 要求 对教师党员的评价套管和固井爆破片与爆破装置仓库管理基本要求三甲医院都需要复审吗 PAGEREF_Toc409772794\h1HYPERLINK\l"_Toc409772795"二、设计（试验）正文PAGEREF_Toc409772795\h2HYPERLINK\l"_Toc409772796"三、课程设计（综合试验） 总结 初级经济法重点总结下载党员个人总结TXt高中句型全总结.doc高中句型全总结.doc理论力学知识点总结pdf 或结论PAGEREF_Toc409772796\h5HYPERLINK\l"_Toc409772797"四、参考文献PAGEREF_Toc409772797\h6HYPERLINK\l"_Toc409772798"附录（设计 流程 快递问题件怎么处理流程河南自建厂房流程下载关于规范招聘需求审批流程制作流程表下载邮件下载流程设计 图、程序、表格、数据等）PAGEREF_Toc409772798\h7精选文档——一、课程设计(综合试验)的目的与要求目的1.1学习使用VHDL语言，以及EDA芯片的下载仿真。1.2把握较为简单的规律设计和调试。1.3学习用原理图+VHDL语言设计规律电路。1.4把握Quartues软件的使用方法。试验要求2.1设计一块电子秒表，能够精确反映计时时间。2.2秒表计时的最大范围为1小时，精度为0.01秒，秒表可得到计时时间的分、秒、0.1秒等量度。2.3当复位清零有效时，秒表清零并做好计时预备。2.4设置秒表的启动/停止开关二、设计（试验）正文设计过程1十进制计数器十进制计数器就是输入一个时钟脉冲计一个数，技术当前值通过4位输出端口输出。当计数到九且再来一个脉冲时计数输出清零，且进位端给出高电平。再来脉冲连续计数，进位端清零。计数只有在使能端为1时有效，否则保持。部分源程序及说明：BEGIN--当clk，clr，ena信号发生变化时，启动计数功能IFclr='1'THEN--复位清零信号有效tmp<="0000";--任何时刻都将计数器清零ELSIFclk'EVENTANDclk='1'THEN--时钟上升沿IFena='1'THEN--允许计数IFtmp="1001"THEN--计数器满tmp<="0000";ELSEtmp<=tmp+'1';--计数器加1eNDIF;ENDIF;ENDIF;ENDPROCESS;PROCESS(tmp)--当计数器发生变化时，启动输出功能BEGINIFtmp="0000"THEN--计数器状态为0时co<='1';--进位输出信号有效ELSEco<='0';--否则，为0ENDIF;ENDPROCESS;q<=tmp;--输出计数器的值ENDrtl;2六进制计数器六进制计数器就是输入一个时钟脉冲计一个数，技术当前值通过4位输出端口输出。当计数到六且再来一个脉冲时计数输出清零，且进位端给出高电平。再来脉冲连续计数，进位端清零。计数只有在使能端为1时有效，否则保持。部分源程序及说明：PROCESS(clk,clr,ena)BEGINIFclr='1'THENtmp<="0000";ELSIFclk'EVENTANDclk='1'THENIFena='1'THENIFtmp="0101"THEN--计数器到6，计数器满tmp<="0000";ELSEtmp<=tmp+'1';ENDIF;ENDIF;ENDIF;ENDPROCESS;3顶层模块设计将十进制计数模块与六进制模块通过例化，级联在一起，得到电子秒表例化程序说明：BEGIN--原件例化语句，通过计数器的级联实现数字秒表U1:cnt10PORTMAP(clk0,clr0,en,dataout(3downto0),co1);U2:cnt10PORTMAP(co1,clr0,en,dataout(7downto4),co2);U3:cnt10PORTMAP(co2,clr0,en,dataout(11downto8),co3);U4:cnt6PORTMAP(co3,clr0,en,dataout(15downto12),co4);U5:cnt10PORTMAP(co4,clr0,en,dataout(19downto16),co5);U6:cnt6PORTMAP(co5,clr0,en,dataout(23downto20));ENDrtl;仿真结果2.1十进制计数器仿真结果2.2六进制计数器仿真结果2.3顶层模块仿真结果2.4启动/停止与清零功能说明：在8.0ns到9.5ns时，清零信号为高电平1有效，清零功能触发，秒表清零，在15ns到18ns时，使能信号为低电平0，此时不再连续计数，即暂停功能触发。三、课程设计（综合试验）总结或结论结论：这次课程设计是要求用EDA技术中的QuartusⅡ6.0作为开发工具,设计一个简洁的电子秒表，秒表的时钟信号源可由时钟脉冲得到。整个设计分为3个主要模块，十进制计数模块、六进制计数模块和顶层模块。该数字式秒表具有清零功能,能够在计时过程中随时停止计时,恢复到初始状态。且该秒表还有启动/停止功能。试验证明该秒表工作正常,基本上已达到了预期的设计要求。体会及感想、收获：开头做设计时总是会犯一些错误，参考书上的例题，问老师和同学，渐渐的对编程生疏了一些。在不停的改错不停的编译下得到了正确的程序。在设计中要求我们要有急躁和毅力，还要细心，稍有不慎，一个小小的错误就会导致结果的不正确，比如一个分号，或者一个冒号，再或者赋值时的形式，而对错误的检查要求我要有足够的急躁。通过这次设计和设计中遇到的问题，也积累了肯定的阅历，对以后从事集成电路设计工作会有肯定的挂念。现在，又把握了一个新的技能，虽然还不娴熟，但后来会好起来的，我信任。四、参考文献[1]刘欲晓方强黄宛宁《EDA技术与VHDL电路开发应用实践》电子工业出版社2009年4月第一版.[2]付永庆《VHDL语言及其应用》高等教育出版社2005年5月第一版[3]潘松黄继业《EDA技术与VHDL》清华高校出版社2013年4月第四版附录（设计流程图、程序、表格、数据等）1设计过程十进制计数器LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYcnt10ISPORT(clk:INSTD_LOGIC;clr:INSTD_LOGIC;ena:INSTD_LOGIC;q:OUTSTD_LOGIC_VECTOR(3DOWNTO0);co:OUTSTD_LOGIC);ENDcnt10;ARCHITECTURErtlOFcnt10ISSIGNALtmp:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(clk,clr,ena)BEGINIFclr='1'THENtmp<="0000";ELSIFclk'EVENTANDclk='1'THENIFena='1'THENIFtmp="1001"THENtmp<="0000";ELSEtmp<=tmp+'1';eNDIF;ENDIF;ENDIF;ENDPROCESS;PROCESS(tmp)BEGINIFtmp="0000"THENco<='1';ELSEco<='0';ENDIF;ENDPROCESS;q<=tmp;ENDrtl;六进制计数器LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYcnt6ISPORT(clk:INSTD_LOGIC;clr:INSTD_LOGIC;ena:INSTD_LOGIC;q:OUTSTD_LOGIC_VECTOR(3DOWNTO0);co:OUTSTD_LOGIC);ENDcnt6;ARCHITECTURErtlOFcnt6ISSIGNALtmp:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(clk,clr,ena)BEGINIFclr='1'THENtmp<="0000";ELSIFclk'EVENTANDclk='1'THENIFena='1'THENIFtmp="0101"THENtmp<="0000";ELSEtmp<=tmp+'1';ENDIF;ENDIF;ENDIF;ENDPROCESS;PROCESS(tmp)BEGINIFtmp="0000"THENco<='1';ELSEco<='0';ENDIF;ENDPROCESS;q<=tmp;ENDrtl;顶层模块LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYstopwatchISPORT(clk0:INSTD_LOGIC;clr0:INSTD_LOGIC;en:INSTD_LOGIC;dataout1:OUTSTD_LOGIC_VECTOR(3DOWNTO0);dataout2:OUTSTD_LOGIC_VECTOR(3DOWNTO0);dataout3:OUTSTD_LOGIC_VECTOR(3DOWNTO0);dataout4:OUTSTD_LOGIC_VECTOR(3DOWNTO0);co:OUTSTD_LOGIC);ENDstopwatch;ARCHITECTURErtlOFstopwatchISCOMPONENTcnt6ISPORT(clk:INSTD_LOGIC;clr:INSTD_LOGIC;ena:INSTD_LOGIC;q:OUTSTD_LOGIC_VECTOR(3DOWNTO0);co:OUTSTD_LOGIC);ENDcomponentcnt6;COMPONENTcnt10ISPORT(clk:INSTD_LOGIC;clr:INSTD_LOGIC;ena:INSTD_LOGIC;q:OUTSTD_LOGIC_VECTOR(3DOWNTO0);co:OUTSTD_LOGIC);ENDCOMPONENTcnt10;SIGNALco1:STD_LOGIC;SIGNALco2:STD_LOGIC;SIGNALco3:STD_LOGIC;BEGINU1:cnt10PORTMAP(clk0,clr0,en,dataout1(3downto0),co1);U2:cnt10PORTMAP(co1,clr0,en,dataout2(3downto0),co2);U3:cnt10PORTMAP(co2,clr0,en,dataout3(3downto0),co3);U4:cnt6PORTMAP(co3,clr0,en,dataout4(3downto0));ENDrtl;