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简易数字钟设计.doc

简易数字钟设计

骑悍马的王子
2009-05-05 0人阅读 举报 0 0 暂无简介

简介:本文档为《简易数字钟设计doc》,可适用于其他资料领域

简易数字钟设计摘要本文针对简易数字钟的设计要求提出了两种整体设计方案在比较两个方案的优缺点后选择了其中较优的一个方案进行由上而下层次化的设计先定义和规定各个模块的结构再对模块内部进行详细设计。详细设计的时候又根据可采用的芯片分析各芯片是否适合本次设计选择较合适的芯片进行设计最后将设计好的模块组合调试并最终在EWB下仿真通过。关键词数字钟EWBLS总线三态门子电路、引言所谓数字钟是指利用电子电路构成的计时器。相对机械钟而言数字钟能达到准确计时并显示小时、分、秒同时能对该钟进行调整。在此基础上还能够实现整点报时定时报闹等功能。设计过程采用系统设计的方法先分析任务得到系统要求然后进行总体设计划分子系统然后进行详细设计决定各个功能子系统中的内部电路最后进行测试。、任务分析能按时钟功能进行小时、分钟、秒计时并显示时间及调整时间能整点报时定点报时使用个数码管能切换显示。、总体设计本阶段的任务是根据任务要求进行模块划分提出方案并进行比较分析最终找到较优的方案。方案一、采用异步电路数据选择器将时钟信号输给秒模块秒模块的进位输给分模块分模块进位输入给时模块切换的时候使用选数据选择器进行切换电路框图如下:该方案的优点是模块内部简单基本不需要额外的电路但缺点也很明显该方案结构不清晰模块间关系混乱模块外还需使用较多门电路不利于功能扩充且使用了异步电路计数在的时候高一级马上进位故本次设计不采用此方案。方案二、采用同步电路总线结构时钟信号分别加到各个模块各个模块功能相对独立框图如下:该方案用总线结构主要功能集中在模块内部模块功能较为独立模块间连线简单易于扩展本次设计采用此方案。综上所述本次设计采用方案二。秒计数和分计数为进制时计数为进制为了简化设计秒和分计数采用同一单元。控制模块有两部分一为实现调整切换二为实现显示切换。现对本方案中的各个主要功能模块的接口定义如下:进制模块(电路图中模块名称为count下同。)实现同步进制计数可调整电源v时钟信号输入接Hz的信号源进位输入接秒的进位信号实现秒功能时接低电平。进位输出秒模块接分模块分模块接时模块显示输出接到显示总线能闪烁闹钟比较信号输出接到闹钟秒模块悬空整点报时信号输出接到响铃实现短长响铃调整使能端入有效有效时显示信号输出同时屏蔽进位输入和进位输出允许调整信号输入。显示使能端入有效调整信号输入进制模块(count)实现同步进制计数可调整电源时钟信号同上进位输入接分的进位信号进位输出秒模块接分模块分模块接时模块显示输出同上闹钟比较信号输出接到闹钟调整使能端显示使能端调整信号输入同上闹钟模块(clockclock)实现可与时钟比较并输出闹铃信号可调整电源时钟信号同上闹钟比较信号输入秒模块接分模块分模块接时模块显示输出同上闹铃输出接到蜂鸣器调整使能端显示使能端调整信号输入同上控制模块(funfunc)管理总线资源对各个模块输出控制信号电源vVCC调整切换信号接各个需要调整的模块调整信号接到各个需要调整的模块显示切换信号接到各个需要共享显示总线的模块控制信号输出接到各个模块有且只能有个为至此本阶段就结束了。在上面的接口定义中也可以发现各个模块的独立性是很强的这样的结构使得以后的扩展很容易。、详细设计在上一阶段进行总体设计完成后现在就可以分开独立的完成各个功能模块了。本阶段主要问题在于计数器的设计计数部分需要进制和进制计数器控制部分需要循环计数器。由于标准集成计数器没有所需进制需要编程实现。首先需要选择使用集成芯片总体思路是在满足所需功能前提下能是电路尽可能简单。有以下方案:采用该芯片管脚及功能表如图所示:为异步复位同步置数ENPENT同时为一时才可以计时其中之一为高电平时则保持。RCO产生进位信号。相对于其他芯片来说功能较少使用简单但是也因功能简单导致在实现数字钟的某些特定功能时需要加入比较多的附加电路。如没有减计数的功能须寻求其他方法来解决设计较复杂。由于不准备设计减计数在功能能满足要求的前提下该芯片使用简单适合此次设计。采用芯片管脚图及真值表如图所示:可知上升沿触发由UD’控制加减计数有异步置数段LOAD没有复位端RCO输出低电平的进位或借位信号MAX/MIN在为9或0时输出高电平CTEN高电平时保持。的功能相当强但也因此使用复杂不利于电路的简化且该芯片没有复位端不利于某些功能的实现。由于本次设计不使用加减计数该芯片有较多多余功能不采用。采用管脚图和真值表如图所示:可知上升沿触发由UPDOWN两管脚控制加减计数有异步置数端LOAR和异步复位端CLRBO’和CO’分别输出高电平表示加进位和减进位。功能可以完成本次设计目标但如果不设计减计数的话则有许多多余管脚使用复杂基于简单原则本设计不采用。综上所述本次设计采用作为主要芯片。本次设计还要使用循环计数器采用与构成。的管脚图和真值表如图:输出信号中只有一条为低电平其余为高电平与组合使用后可产生满足要求的控制信号。至此可以根据总体设计中对子模块的定义对各个模块进行单独设计了。设计过程中可对单个模块进行调试调试通过后打包成模块(子电路)方便以后使用。(详细电路图附在文后)、组装电路并调试在经过前面几个阶段的设计后数字钟的各个模块已经设计完毕根据总体设计时的方案框图将各个子电路组合起来加入Hz的时钟信号对电路进行总体测试。经测试电路可以正常计时并显示调整无误。将时间调整到:闹钟调到:分进行测试时钟进位正常有整点报时报时为短长闹铃正常响铃持续分钟中间可按调整键关闭闹铃。、缺陷及改进只能进行加调整要进行减调整几乎不可能在现有电路基础上改进只能重新设计这是一开始就没考虑到的。分钟和秒使用同一功能模块简化了设计但对秒计时来说该模块有较多不需要的功能在实际生产的时候应该分开设计。为了方便使用可以将控制模块输出的控制信号接到LED指示灯上指明当前所在的状态。、心得体会经过长达两个星期的设计与思考最终在EWB上完成了数字钟的模拟。其间遇到了许多问题但最后都一一得到解决。现将心得体会总结如下:设计初期要考虑周到否则后期改进很困难。应该在初期就多思考几个方案进行比较论证选择最合适的方案动手设计。总体设计在整个设计过程中非常重要应该花较多的时间在上面。方案确定后才开始设计。设计时多使用已学的方法如列真值表化简逻辑表达式要整体考虑不可看一步做一步。在整体设计都正确后再寻求简化的方法。在设计某些模块的时候无法把握住整体这时可以先进行小部分功能的实现在此基础上进行改进虽然可能会多花一些时间但这比空想要有效的多。尽可能是电路连线有序模块之间关系清楚既利于自己修改也利于与别人交流。如果电路乱的连自己都看不懂那还如何改进和扩展。很多难点的突破都来自于与同学的交流交流使自己获得更多信息开拓了思路因此要重视与别人的交流。应该有较好的理论基础整个实验都是在理论的指导下完成了设计过程中使用了许多理论课上学的内容如真值表、卡拉图等。本次设计把理论应用到了实践中同时通过设计也加深了自己对理论知识的理解和掌握。参考资料EWB自带帮助文档清华大学教研组编阎石主编:《数字电子技术基础》(第四版)北京高等教育出版社年作者简介陈晓炜厦门大学信息科学与技术学院通信工程系本科三年级学号。附录一使用说明调整时间按L键切换到调整小时或调整分钟按J键调整。调整闹钟按L键切换到调整闹钟小时调整闹钟分钟按J键调整。闹铃时候按J键可以关闭闹铃。切换显示按T键切换显示秒闹钟。附录二电路图显示切换秒钟分钟小时控制Hz脉冲信号闹钟闹钟小时分钟秒钟显示控制显示总线控制总线Hz信号PAGE

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