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DDR2_SDRAM时序说明.pdf

DDR2_SDRAM时序说明.pdf

上传者: tangyongliang88 2013-12-10 评分1 评论0 下载0 收藏10 阅读量122 暂无简介 简介 举报

简介:本文档为《DDR2_SDRAM时序说明pdf》,可适用于硬件技术领域,主题内容包含DeviceOperationsDDRSDRAMDDRSDRAM操作时序规范DeviceOperationsDDRSDRAM基本功能简单状态转换图:符等。

Device Operations DDR2 SDRAM 1 DDR2 SDRAM 操作时序规范 Device Operations DDR2 SDRAM 2 基本功能 简单状态转换图: 初始化 CKEL OCD 校准 SRF PR 自我刷新 CKEH 设定 MRS EMRS (E)MRS 空闲 所有蔟已 预充电完成 REF 刷新 ACT CKEL CKEH 预充电 断电 CKEL CKEL 主动 断电 Write CKEL CKEH CKEL Write 激活 簇激活 Read CKEL Read 自动默认流程 外加命令流程 写数据 WRA RDA Read Write 读数据 WRA 带自动预 充电的写 WRA PR, PRA RDA RDA 带自动 预充电 的读 PR, PRA PR, PRA 预充电 CKEL = CKE 低, 进入断电状态 CKEH = CKE 高,结束断电状态,结束自我刷新 ACT = 激活命令 WR(A) = 带自动预充电的写命令 RD(A) = 带自动预充电的读命令 PR(A) = 所有簇自动预充电命令 (E)MRS = 设定(扩展)模式寄存器命令 SRF = 进入自我刷新命令 REF =刷新命 注意 : 要谨慎使用此图.此图只是提供了所有可能的状态和状态见转换的控制命令 ,而非全部细节.实际使用过程中可能出现的包括不止一 个簇,激活或禁止片内终结电阻,进入或结束断电状态等情况,这些情况的细节并没有全部列入上面的状态转换图。 Device Operations DDR2 SDRAM 3 基本功能 对 DDR2 SDRAM的访问是基于突发模式的 ; 读写时,选定一个起始地址,并按照事先编程设定的突发长度(4或8)和突发顺序来依次读写 .访问操作开始 一个激活命令, 后面紧跟的就是读或者写命令。和激活命令同步送达的地址位包含了所要存取的簇和行 (BA0, BA1 选定簇; A0-A13 选定行). 和读或写命令 同步送达的地址位包含了突发存取的起始列地址,并决定是否发布自动预充电命令。 在进行常用的操作之前 , 要先对 DDR2 SDRAM 进行初始化. 下面的几小节介绍初始化的详细信息,寄存器的定义,命令的描述和芯片的操作。 上电和初始化 DDR2 SDRAM必须以预定义的时序进行上电和初始化 . 不按规定的操作将导致不可预期的情况出现。. 上电和初始化时序 1. 对于上电和初始化来说,下列时序是必须的。 供电且保持CKE 低于 0.2*VDDQ , ODT*1 要处于低电平状态 (所有的其余脚可以都没有定义 .) 电源上升沿不可以有任何翻转 ,上升沿时间不能大于 200mS; 并且要求在电压上升沿过程中满足 , VDD>VDDL>VDDQ且 VDD-VDDQ<0.3 volts. - VDD *2, VDDL *2 和 VDDQ必须由同一个电源芯片供电 , 并且 - VTT 最大只能到 0.95 V, 并且 - Vref 要时刻等于 VDDQ/2.,紧跟VDDQ变化。 或者 -在给 VDDL上电的同时或之前就给VDD*2.上电 -在给 VDDQ上电的同时或之前就给VDDL*2上电 -在给VTT & VREF上电的同时或之前就给VDDQ上电. 上面的两个条件至少要满足一个。 2. 开始时钟信号并保持信号稳定 . 3.在稳定电源和时钟(CK, /CK)之后至少200s, 然后发布 NOP 或者取消选定命令 &拉高CKE. 4. 等待至少 400ns然后发布预充电所有簇命令.在等待的400ns过程中要发布NOP或者取消选定命令. 5. 发布 EMRS(2)命令. (EMRS(2) 命令, 需要将 BA0拉低, 将 BA1拉高.) 6. 发布 EMRS(3) 命令. (为了发布EMRS(3)命令,将 BA0和 BA1拉高.) 7.发布 EMRS命令以激活 DLL. (为了发布"DLL激活" 命令,将 A0拉低, BA0拉高 并且将 BA1-2和 A13-A15置低.) 8. 发布MRS命令实现 “DLL复位”*2. (为了发布DLL 复位命令, 需要将 A8拉高 并使 BA0-1为低) 9. 发布预充电所有簇命令。 10. 至少发布两次自动刷新命令 . 11. 将 A8拉低,发布模式寄存器设定命令(MRS)对芯片进行初始化操作 . (也就是不对 DLL复位,编程芯片的操作参数) 12.在第8步之后至少过200个时钟周期,执行OCD 校准 ( 片外驱动电阻调校 ). 如果不使用OCD校准, EMRS OCD 校准模式结束命令 (A9=A8=A7=0) 必须在EMRS OCD默认命令 (A9=A8= A7=1)之后发布,用来设定EMRS的其它操 作参数。 13. 现在, DDR2 SDRAM 就准备好可以进行普通的操作了。. *1) 为了保证 ODT关闭, VREF必须有效 并且 ODT脚必须拉低. *2) 如果 VDDL或VDD 的电平值在正常操作过程中人为改变 , (例如e, 为了 VDD 相交测试, 或者节省功率) 则必须执行“DLL 复位”. Device Operations DDR2 SDRAM 4 上电后的初始化时序图 tCHtCL CK /CK tIS CKE ODT Command NOP PREALL EMRS MRS PRE ALL REF REF MRS EMRS tIS ANY EMRS CMD 400ns tRP DLL tMRD tMRD DLL tRP tRFC tRFC min. 200 Cycle tMRD OCD Follow OCD Flowchart OCD tOIT ENABLE RESET Default CAL. MODE EXIT 编程(扩展)模式寄存器 为了增强使用灵活性, 突发长度, 突发类型, /CAS延迟, DLL 复位功能, 写恢复时间(WR) 都是可以定义的变量。通过预先编程模式寄存器就可以设定它们 . 除 此之外, DLL 禁止功能, 驱动电阻, 附加 CAS 延迟, ODT(终结电阻), 单线选通, 和 OCD(片外驱动电阻调整) 同样也是可以定义的变量,通过预先编程扩展 模式寄存器就可以设定它们 . 模式寄存器或者扩展模式寄存器的内容可以通过对他们进行重新设定来改变它们 .如果用户只是想改变寄存器中某些特定的位, 也必须通过MRS或EMRS命令对全部寄存器位进行重新设定。 MRS, EMRS和t DLL 复位这些命令并不会影响存储阵列的内容,这意味着上电后的任意时间执行初始化操作不会改变存储的内容。 Device Operations DDR2 SDRAM BA2*1 BA1 BA0 A15*1~A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 A7 mode 0 Normal 1 Test A3 Burst Type 0 Sequential 1 Interleave A12 主动下电结束 时间 0 快速结束(use tXARD) 1 慢速结束(use tXARDS) A2 A1 A0 BL 0 1 0 4 0 1 1 8 A11 A10 A9 WR(周期) 0 0 0 Reserved 0 0 1 2 0 1 0 3 0 1 1 4 1 0 0 5 1 0 1 6 1 1 0 Reserved 1 1 1 Reserved A6 A5 A4 延迟 0 0 0 保留 0 0 1 保留 0 1 0 2 (可选) 0 1 1 3 (speed bin determined)* 1 0 0 4 1 0 1 5 (speed bin determined)* 1 1 0 6 (speed bin determined)* 1 1 1 Reserved * speed bin determined = Not required on all speed bin D D R 2- 40 0 D D R 2- 53 3 D D R 2- 66 7 D D R 2- 80 0 DDR2 SDRAM 模式寄存器设定 (MRS) 模式寄存器中的数据控制着 DDR2 SDRAM的操作模式.它控制着 CAS 延迟, 突发长度, 突发顺序, 测试模式, DLL复位, WR等各种选项,支持着 DDR2 SDRAM 的各种应用. 模式寄存器的默认值没有被定义 , 所以上电之后必须按规定的时序规范来设定模式寄存器的值 . 通过将 CS, RAS, CAS, WE, BA0 , BA1置低来发布模式寄存器设定命令 , 操作数通过地址脚 A0 ~ A15同步送出. DDR2 SDRAM 在写模式寄存器之前,应该通过拉高CKE而完成了所有簇的裕充 电。模式寄存器设定命令的命令周期 (tMRD)必须满足完成对模式寄存器的写操作。在进行正常操作时,只要所有的簇都已经处于预充电完成状态,模式寄存 器都可以使用同一命令重新设定 . 模式寄存器不同的位表示不同的功能 . A0 ~ A2 设定突发长度是4还是8。 突发长度的译码规则与DDR SDRAM相同. A3定义 了突发地址顺序。A4 ~ A6定义了CAS延迟。. DDR2不支持半时钟延迟。 A7 设定测试模式. A8设定 DLL 复位。 对通常的 MRS操作,A7必须设定为低。 A9 ~ A11定义了写恢复时间WR. 详细情况见下面的示意图:. 地址字段 0*1 0 0 0*1 PD WR DLL TM CAS 延迟 BT 突发长度 模式寄存器 Burst Length A8 DLL Reset 0 No 1 Yes 自动预充电的写恢复时间 CAS延迟 *2 BA1 BA0 MRS模式 0 0 MRS 0 1 EMRS(1) 1 0 EMRS(2): 保留 1 1 EMRS(3): 保留 *1 : A13现在保留,以后备用,设置模式寄存器时要设为0。 BA2 和 A14 对于 512Mb DDR2不使用,但对于 1Gb 和2Gb DDR2 SDRAMs使用. A15 保留,以被后用 *2 : WR(自动预充电的写恢复时间 )的最小值由 tCK的最大值决定,而WR最大值由 tCK 最小值决定. WR 的计算方法是看 tWR 有几个时钟 周期,如果是小数,则进位为大一的整数(WR[cycles] = tWR(ns)/tCK(ns)). 模式寄存器必须编程为这个值 . 同样的方法用 tRP决定 tDAL. Xu Yingxin 线条 Xu Yingxin 线条 Device Operations DDR2 SDRAM DDR2 SDRAM 扩展模式寄存器设定 EMRS(1) 扩展模式寄存器(1) 存储着激活或禁止DLL的控制信息, 输出驱动强度, ODT 值的选择 和附加延迟等信息. 扩展寄存器(1)的默认值没有被定义, 因此, 上电之后,扩展模式寄存器(1)的值必须按正确的步骤来设定。 写扩展模式寄存器(1)是通过拉低CS, RAS, CAS, WE ,置袄 BA0, 同时控制地址线 A0 ~ A13的状态。 在写扩展模式寄存器(1)之前,DDR2 SDRAM 应该通过将 CKE拉高完成所有簇的预充电。扩展模式寄存器(1)设定命令的命令周 期 (tMRD)必须满足完成对扩展模式寄存器(1)的写操作。在进行正常操作时,只要所有的簇都已经处于预充电完成状态,扩展模式寄存器(1)都可以使 用同一命令重新设定 .. A0控制着DLL 激活或禁止。 A1被用于激活数据输出驱动能力为一半。A3~A5 决定着附加延迟, A2和 A6 用语 ODT 值的选定, A7~A9 用于控制 OCD, A10 被用于禁止 DQS#, A11 被用于 RDQS 的激活。 DLL 激活/禁止 对通常的操作, DLL必须被激活。在上电初始化过程中,必须激活 DLL, 在开始正常操作时,要先关闭DLL。在进入自我刷新操作时,DLL会被自动禁止, 当结束自我刷新时,DLL会被自动激活。一旦 DLL被激活(随之将复位),为了使外部时钟和内部始终达到同步,在发布读命令之前必须至少要过200个 时钟周期。没有等待同步可能会导致 tAC 或 tDQSCK参数错误。 EMRS(2) 扩展模式寄存器r(2)控制着刷新和相关的特性。扩展模式寄存器(2)的默认值没有被定义, 因此在上电后,必须按规定的时序对扩展模式寄存器 (2) 进行设定。通 过拉低S, RAS, CAS, WE,置高 BA1 拉低 BA0来发布扩展模式寄存器(2)的设定命令。同时控制地址线A0 ~ A15的状态. 在写扩展模式寄存器(2)之前, DDR2 SDRAM 应该通过将 CKE拉高完成所有簇的预充电。扩展模式寄存器(2)设定命令的命令周期 (tMRD)必须满足完成对扩展模式寄存器(2)的写 操作。在进行正常操作时,只要所有的簇都已经处于预充电完成状态,扩展模式寄存器(2)都可以使用同一命令重新设定 . Xu Yingxin 线条 Xu Yingxin 线条 Device Operations DDR2 SDRAM BA2*1 BA1 BA0 A15*1~A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 A6 A2 Rtt (NOMINAL) 0 0 ODT Disabled 0 1 75 ohm 1 0 150 ohm 1 1 50 ohma A0 DLL Enable 0 Enable 1 Disable A1 Output DriverImpedance Control 0 Full strength 1 Reduced strength A5 A4 A3 Additive Latency 0 0 0 0 0 0 1 1 0 1 0 2 0 1 1 3 1 0 0 4 1 0 1 5 1 1 0 保留 1 1 1 Reserved 选通功能矩镇A11 (RDQS Enable) A10 (DQS Enable) RDQS/DM RDQS DQS DQS 0禁止) 0 (激活) DM Hi-z DQS DQS 0 (禁止) 1 (禁止) DM Hi-z DQS Hi-z 1 (激活) 0 (激活) RDQS RDQS DQS DQS 1(激活) 1 (禁止) RDQS Hi-z DQS Hi-z EMRS(1) 编程 地址字段 0*1 0 1 0*1 Qoff RDQS DQS OCD program Rtt Additive latency Rtt D.I.C DLL 扩展模式寄存器 BA1 BA0 MRS 模式 0 0 MRS 0 1 EMRS(1) 1 0 EMRS(2) 1 1 EMRS(3): 保留 a : 对 DDR2-400/533/667可选 A9 A8 A7 OCD 校准编程 0 0 0 OCD 校准模式结束; 保持设定 0 0 1 Drive(1) 0 1 0 Drive(0) 1 0 0 调整模式a 1 1 1 OCD 校准默认值 b a : 当发布校准模式后,从前设定的AL要被应用。 b : 设定为默认值后 , 要通过拉低 A9-A7(000) 来结束OCD模式 . A12 Qoff (Optional)a 0 激活输出缓冲 1 禁止输出缓冲 a : 禁止输出 - DQs, DQSs, DQSs, RDQS, RDQS. 当不考虑IDDQ时,这一特点被用于双列直插内存模 块的IDD的测量。 A10 DQS 0 激活 1 禁止 A11 RDQS 激活 0 禁止 1 激活 *如果 RDQS被激活, 那么 DM 功能将被被禁止.当写数据 时 RDQS 是活动的,写命令时 则不关心RDQS的状态。 *1 : BA2 和A13~A15是保留以被以后扩展用,编程时要设置为0. Device Operations DDR2 SDRAM BA2 BA1 BA0 A15~A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 A7 High Temperature Self-Refresh Rate Enable 0 Disable 1 Enable (Optional)*2 A2 A1 A0 Partial Array Self Refresh for 4 Banks 0 0 0 Full Array 0 0 1 Half Array(BA[1:0]=00&01) 0 1 0 Quarter Array(BA[1:0]=00) 0 1 1 Not defined 1 0 0 3/4 Array(BA[1:0]=01,10&11) 1 0 1 Half Array(BA[1:0]=10&11) 1 1 0 Quarter Array(BA[1:0]=11) 1 1 1 Not defined BA2 BA1 BA0 A15~A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 0*1 1 1 0*1 EMRS(2) 编程 地址字段 0*1 1 0 0*1 SRF 0*1 PASR*3 模式寄存器(2) BA1 BA0 MRS 模式 0 0 MRS 0 1 EMRS(1) 1 0 EMRS(2) 1 1 EMRS(3): 保留 A2 A1 A0 第8簇的局部阵列自我刷新 0 0 0 全部阵列 0 0 1 一半阵列(BA[2:0]=000,001,010&011) 0 1 0 四分之一阵列(BA[2:0]=000&001) 0 1 1 1/8阵列(BA[2:0]=000) 1 0 0 3/4 阵列(BA[2:0]=010,011,100,101,110&111) 1 0 1 一半阵列(BA[2:0]=100,101,110&111) 1 1 0 四分之一阵列(BA[2:0]=110&111) 1 1 1 1/8阵列(BA[2:0]=111) *1 : EMRS(2) 的其余位保留作为以后扩展用,并且初始化时,EMRS(2)的所有位除了 A0-A2, A7, BA0 和 BA1在设定扩展寄存器(2)时都要设为0。 *2 : 由于电子的迁移特性,用户需要确保DRAM在进入自我刷新命令时,即使温度高达85度也可工作. JEDEC 标准规定 DDR2 SDRAM 模块拥护可以查看 DDR2 SDRAM模块的 SPD 字段的 第49字节的0位。 .如果支持高温自我刷新模式,那么万一在自我刷新时温度高于 85度,控制器可以设定 EMRS2[A7]位以激活自我刷新率。对于要求比较宽松的用户,可以查阅DRAM制造商的手册来检查高温自我刷新率。 *3 : DDR2 SDRAM的可选项。 如果PASR(部分阵列自我刷新)被激活, 未指明地址的存储空间中的内容将丢失。 如果满足 tREF 的条件,数据的完整性将得到保证,且不会发布自我刷新命令。 EMRS(3) 编程: 保留*1 地址 . 扩展模式寄存器(3) *1 :除了 BA0和BA1,EMRS(3) 的所有位都将保留,当初始化时,其余位要全部设置我0 。 Device Operations DDR2 SDRAM 片外驱动 (OCD) 电阻调整 DDR2 SDRAM 支持驱动校准特性, 调整的流程如下图所示。 每执行一次校准命令,都要在之后紧跟着 “OCD 校准模式结束” 命令,之后才可以发布其 它的命令。 在进行 OCD 电阻调整之前必须要设置MRS.并且根据系统的环境,要小心控制 ODT (终结电阻) 。 在进行 OCD 电阻调整之前必须要设置MRS.并且根据系统的环境,要小心控制 ODT (终结电 阻) 。 开始 EMRS: OCD 校准模式结束 EMRS: Drive(1) DQ & DQS拉高; DQS拉低 EMRS: Drive(0) DQ & DQS 拉低; DQS拉高 测试 ALL OK ALL OK 测试 需要 校准 需要校准 EMRS: OCD 校准模式结束 EMRS: OCD校准模式结束 EMRS : 进入调整模式 EMRS : 进入调整模式 BL=4 代码输入所有的 DQs Inc, Dec, or NOP BL=4代码输入所有的DQs Inc, Dec, or NOP EMRS: OCD 校准模式结束 EMRS: OCD校准模式结束 EMRS: OCD校准模式结束 结束 Device Operations DDR2 SDRAM 针对 OCD电阻调整的扩展模式寄存器设定 可以使用下面的 EMRS 模式完成OCD电阻调整。在驱动模式(drive)下,所有的输出都由DDR2 SDRAM驱动,且RDQS的驱动依赖于EMRS寄存器的 RDQS激活位。在驱动(1) 模式下, 所有的 DQ, DQS (和 RDQS) 信号都被拉高,并且所有的/DQS都被置低电平。 在驱动(0)模式下, 所有的 DQ, DQS (和 RDQS) 信号都被清0并且所有的/DQS都被拉高。在调整(adjust)模式下, BL = 4 的操作码必须被使用。如果 OCD 校准失败, 那么在标准温度和电 压情况下,输出驱动有一个18欧姆的标准电阻。OCD 校准失败情况下的输出驱动标准在表格中有详细说明。OCD 应用只是针对由EMRS(1)定义的最大 驱动力的情况。如果定义为半驱动力,那么OCD默认的输出启动特性将无效。当 OCD 校准调试模式使用之后,OCD默认的输出驱动特性将无效。当 OCD校准完成或者驱动力被设置成为默认的情况,随之而来的EMRS命令不可以再调整OCD.所以A9-A7必须设置为000。这样就可以保持默认的值或者之 前调整好的值。 片外驱动编程 A9 A8 A7 Operation 0 0 0 OCD 校准模式结束 0 0 1 Drive(1) DQ, DQS, (RDQS) 高 且DQS 为低 0 1 0 Drive(0) DQ, DQS, (RDQS) 为低切 DQS 为高 1 0 0 调整模式 1 1 1 OCD 校准默认值 OCD 电阻调整 为了调整输出驱动电阻 ,控制器必须同EMRS调整命令同步发送4位的突发码到DDR2 SDRAM,如下表。为进行此步操作,必须在激活OCD之前通过设定 MRS命令将突发长度必须设定为 BL = 4 ,并且控制器必须同时驱动突发码到所有的DQs 。下表中的DT0 意思是所有DQ在位时间0的时刻,DT1在时间 1,依次类推。 在OCD之后或同时,DDR2 SDRAM所有的DQs的驱动输出电阻的值被调整好。 这样,所有的DDR2 SDRAM 的DQs的驱动能力被调整为一致。.每一步最大可调整16,如果达到了这个限制,则要求更快的增大或减小则是无效 的。默认的设置可以是16以内的任何值. 当校准命令发布以后 , 以前设定的AL值必须被应用起来。 OCD 编程 所有 DQs的四位突发码 操作 DT0 DT1 DT2 DT3 上拉驱动能力 下拉驱动力 0 0 0 0 NOP (无操作) NOP (无操作) 0 0 0 1 按1累加 NOP 0 0 1 0 按1递减 NOP 0 1 0 0 NOP 按1累加 1 0 0 0 NOP 按1递减 0 1 0 1 按1累加 按1累加 0 1 1 0 按1递减 按1累加 1 0 0 1 按1累加 按1递减 1 0 1 0 按1递减 按1递减 其余组合 保留 Device Operations DDR2 SDRAM Hi-Z 为了正确的操作调整模式 , WL = RL - 1 = AL + CL – 1个时钟和 tDS/tDH 要满足下面的时序图.对于调整模式的输入数据来说, DT0 - DT3是固定顺序的,并 且不会被MRS的地址模式所影响。(ie.连续情况或间隔情况). OCD 调整模式 OCD 校准模式结束 CMD EMRS NOP NOP NOP NOP NOP EMRS NOP CK CK WL DQS_in DQS WR tDStDH DQ_in VIH(AC) VIH(DC) DT0 VIL(AC) VIL(DC) DT1 DT2 DT3 DM 驱动模式 驱动模式, 包括 Drive(1) 和 Drive(0), 被控制器用来测量 DDR2 SDRAM 驱动电阻。在这种模式下,执行完“进入驱动模式”命令之后,所有的输出都被逐 出 tOIT 。并且在“OCD校准模式结束”命令之后,所有的输出驱动都被关闭 tOIT.具体详情见下图。 进入驱动模式 OCD 校准模式结束 CMD EMRS NOP NOP NOP EMRS CK CK DQS DQS DQS high & DQS low for Drive(1), DQS low & DQS high for Drive(0) DQs high for Drive(1) Hi-Z DQ DQs low for Drive(0) tOIT tOIT Device Operations DDR2 SDRAM ODT (终结电阻) 终结电阻 (ODT) 是 DRAM的一个特点,它允许通过ODT控制脚对每一个或每一对DQ, DQS/DQS, RDQS/RDQS, 和x4/x8的DM打开和关闭电阻,对于 x16 ,它允许通过ODT控制脚对每一个或每一对DQ, UDQS/UDQS, LDQS/LDQS,LDM和UDM信号。ODT特性用来提升存储通道的信号完整性,因为它可以允 许DRAM控制器独立的打开或关闭所有DRAM芯片的终结电阻。 ODT功能指出 ACTIVE 和 STANDBY两种模式, 在 SELF REFRESH 模式下不支持关闭功能。. ODT的功能 VDDQ VDDQ VDDQ sw1 sw2 sw3 Rval1 Rval2 Rval3 DRAM Input Buffer Input Pin Rval1 sw1 Rval2 sw2 Rval3 sw3 VSSQ VSSQ VSSQ 开关 (sw1, sw2, sw3)由 ODT脚激活. 开关sw1, sw2 and sw3 的选择由EMRS寄存器中的“Rtt (nominal)”决定。 终结电阻包括所有的 DQs, DM, DQS, DQS, RDQS, RDQS 脚 ODT DC 电气特性 参数/条件 Symbol Min Nom Max Units Note Rtt 有效电阻值 for EMRS(A6,A2)=0,1; 75 ohm Rtt1(eff) 60 75 90 ohm 1 Rtt 有效电阻值for EMRS(A6,A2)=1,0; 150 ohm Rtt2(eff) 120 150 180 ohm 1 Rtt 上拉和下拉对之间的不匹配容限 Rtt(mis) -3.75 +3.75 % 1 注意 1 : Rtt 测量的测试条件 Rtt(eff) 的测试定义: 在测试脚分别测试 VIH (AC)和 VIL (AC),然后分别测量电流 I(VIH (AC)) and I( VIL (AC)). VIH (AC), VIL (AC), 和 VDDQ的值在 SSTL_18中定义 Rtt(eff) = VIH (AC) - VIL (AC) I(VIH (AC)) - I(VIL (AC)) VM 的测试定义: 测试脚空负载是测量其电压 (VM)。. delta VM = 2 x Vm - 1 VDDQ x 100% Device Operations DDR2 SDRAM tAO tAON,max F,min 激活/待机模式下的ODT 时序 CK CK CKE T0 T1 T2 T3 T4 T5 tIS tIS T6 tIS ODT Internal Term Res. VIH(AC) VIL(AC) tAOND tAON,min tAOFD RTT tAOF,max 下电模式下的ODT时序 T0 T1 T2 T3 T4 T5 T6 CK CK CKE tIS tIS ODT Internal Term Res. VIH(AC) tAONPD,min tAONPD,max VIL(AC) tAOFPD,min RTT tAOFPD,max Device Operations DDR2 SDRAM 进入下电模式时的ODT 时序模式变法 T-5 T-4 T-3 T-2 T-1 T0 T1 CK CK tANPD T2 T3 T4 CKE 进入慢速结束激活下电模式 或预充电下电模式 . tIS tIS ODT Internal Term Res. VIL(AC) tAOFD RTT 激活 & 待机模式 时序 tIS ODT Internal Term Res. VIL(AC) tAOFPDmax RTT 下电模式时序 tIS ODT Internal Term Res. ODT Internal Term Res. VIH(AC) VIH(AC) tIS tAOND tAONPDmax RTT RTT 激活 & 待机 模 式时序 下电模式时序 Device Operations DDR2 SDRAM 结束下电模式时的ODT时序模式变化 T0 T1 T4 T5 T6 T7 T8 T9 T10 T11 CK CK tIS tAXPD CKE VIH(AC) 进入慢速结束激活下电模式 或预充电下电模式. 激活 & 待机 模 式时序 下电模式时序 ODT Internal Term Res. ODT VIL(AC) tIS VIL(AC) tIS tAOFD RTT Internal Term Res. RTT tAOFPDmax tIS 激活 & 待机 模式时序 下电模式时序 ODT Internal Term Res. ODT VIH(AC) tIS VIH(AC) tAOND RTT Internal Term Res. tAONPDmax RTT Device Operations DDR2 SDRAM 簇激活命令 通过在时钟上升沿时保证 /CAS和/WE为高,/CS和/RAS为低即可发布簇激活命令。簇地址 BA0和BA选定希望激活哪一簇。 行地址 A0 到 A13 决定要 激活该簇的哪些行,在执行读写命令之前,必须先执行簇激活命令。在簇激活命令发布之后 , DDR2 SDRAM在下一个时钟周期就可以接受读或者写命令。 如果 R/W命令不能满足 tRCD最小值的规格,那么,在编程时,一定要在R/W命令后加上附加延迟。附加延迟的值必须满足 tRCD最小值的要求。附加延迟 的值可以是 0, 1, 2, 3, 4。一旦某一个簇被激活了,那么在下一个簇激活命令应用到这一个簇之前,要先对其预充电。簇激活和预充电时间被分别定义为 tRAS 和 tRP。 对同一个簇的两个成功的簇激活命令的时间间隔由芯片的 RAS周期时间来决定 (tRC)。 T簇激活命令之间的最小时间间隔是 tRRD. 为了保证8簇的芯片的瞬时电流不会超过4簇芯片的电流供应能力 , 针对8簇的芯片在操作上有一定的限制。 有两条规则,第一条是连续可以发布激活命令条 数的显示,另一个是对于裕充电所有簇命令允许更多的RAS裕充电时间。 详细的描述如下: • 8 簇芯片的连续的醋激活命令的约束: 在一个滚动的 tFAW 窗内,最多可以激活4个簇。转化为时钟个数就是将 tFAW除以tCK,得到的数取相邻的大的整 数。举一个滚动窗的实例,如果 (tFAW/tCK)达到10,并且一个簇激活命令在第N个时钟发布,那么,在N到N+9个时钟内,最多只能发布3个簇激活命令。 • 8簇芯片最大能力预充电:tRP for a Precharge All command for an 8 Bank device will equal to tRP + 1 * tCK, where tRP is the value for a single bank pre- charge. 簇激活命令周期: tRCD = 3, AL = 2, tRP = 3, tRRD = 2, tCCD = 2 T0 T1 T2 T3 Tn Tn+1 Tn+2 Tn+3 CK / CK 内部 l RAS-CAS 延迟 (>= tRCDmin) . . . . . . . . . . Bank A Bank A Bank B Bank B Bank A Bank B Bank AADDRESS Row Addr. Col. Addr. Row Addr. Col. Addr. . . . . . . . . . . r. Addr. Row Addr. RCD =1 CAS-CAS 延迟时间 (tCCD) 额外潜在延迟 (AL) 读开始 Add RAS - RAS 延迟时间 (>= tRRD) COMMAND Bank AActivate Post CAS Read A Bank B Activate Post CAS Read B . . . . . . . . B. .ank A Precharge Bank B Precharge Bank A Active : “H” or “L” 簇激活 (>= tRAS) 簇预充电时间 (>= tRP) RAS 周期时间 (>= tRC) 读写访问模式 簇激活命令之后,就可以执行读或者写周期了。通过在时钟上升沿设置 /RAS为高, /CS 和 /CAS为低,. 同时还必须定义/WE的值以决定访问动作是读还是 写(/WE为高表示读操作,/WE为低表示写操作。) DDR2 SDRAM提供了一种快速的列访问操作。单个的读或者写命令会导致在接下来的时钟周期中进行一系列的读或者写操作。突发周期的边界被严格限制 到指定页的详细位置。.例如, 32Mbit x 4 I/O x 4 Bank的芯片一页的大小是 2048位 (由 CA0-CA9, CA11所定义). 每一页的 2048 位依据突发长度被分成 512或 256 个可寻址的片段 , 突发长度为4位时是512个,突发长度是8位是256个。一个4位或8位的突发访问将对一页的512或256分之一,进行完全的访 问,访问的开始地址就是在读或者写命令中的CA0-CA9, CA11,随后的此片段的第二个,第三个和第四个地址也被被访问。突发的顺序由之前的寄存器来 定义。 新的突发访问操作不可以中断正在进行的突发长度为4的存取操作。然而,如果正在进行的是突发长度为8的操作,那么在两种情况下,可以对其中断。第一 种情况是,正在进行的是读操作,而中断它的也是读操作。第二种情况是,正在进行的是写操作,而中断它的是突发长度为4的写操作。最小的 CAS 到 CAS 的延迟被定义做 tCCD, 对于读或者写命令来说至少要2个时钟。任何的系统或者应用都必须设计为能够随机的对内存芯片进行操作或测试,如果过多的对 某些特定的地址进行读或者写可能会导致缩短产品的使用寿命。 Device Operations DDR2 SDRAM 登记 CAS 登记 CAS 操作命令可以使DDR2 SDRAM的数据线有效的保持足够的带宽。在此操作中, DDR2 SDRAM 允许在/RAS簇激活命令之后立即发布一个 CAS读或者写命令 (或者是在RAS-CAS 延迟时间tRCD周期内的任意时间)。在真正在芯片内部发布之前,命令要被锁定一个附加延迟时间 (AL)。 读延迟(RL) 等于AL和CAS 延迟(CL)的和。因此如果用户选择在tRCD最小值之前发布读或者写命令的话,AL(大于0)一定要先写进EMR(1)。写延迟 (WL) 始终都被定义成 RL - 1 (读延迟 -1),这里读延迟被定义为附加延迟和CAS延迟的和(RL=AL+CL)。使用 AL 的读或者写操作允许无缝的突发 (参考在读突发和写突发的章节的无缝操 作时序图的示例) 登记CAS 操作实例 例 1 针对同一簇读命令后紧跟写命令 [AL = 2 and CL = 3, RL = (AL + CL) = 5, WL = (RL - 1) = 4, BL = 4] -1 0 1 2 3 4 5 6 7 8 9 10 11 12 CK/CK CMD ActiveA-Bank Read A-Bank AL = 2 Write A-Bank CL = 3 WL = RL - 1 = 4 DQS/DQS > = tRCD RL = AL + CL = 5 DQ Dout0 Dout1 Dout2 Dout3 Din0 Din1 Din2 Din3 Example 2 针对同一簇读命令后紧跟写命令 [AL = 0 and CL = 3, RL = (AL + CL) = 3, WL = (RL - 1) = 2, BL = 4] -1 0 1 2 3 4 5 6 7 8 9 10 11 12 CK/CK CMD ActiveA-Bank AL = 0 Read A-Bank Write A-Bank CL = 3 WL = RL - 1 = 2 DQS/DQS > = tRCD RL = AL + CL = 3 DQ Dout0 Dout1 Dout2 Dout3 Din0 Din1 Din2 Din3 Device Operations DDR2 SDRAM 突发模式操作 突发操作可以向存储器的地址中提供一种恒定的数据流 (写周期), 或者从存储区中得到一种恒定的数据流 (读周期). 寄存器的 参数定义了突发模式包括突发 长度和突发顺序。DDR2 SDRAM 支持 4位突发和 8位突发模式。 对于8位突发模式,支持全间隔地址顺序, 然而,基于执行的方便,通常使用连续的地址顺 序。突发类型,或者是间隔的或者是连续的 , 由 MRS寄存器的第3位的值决定,这一点同DDR SDRAM 的操作相似。同样也支持无缝的突发读或者写操 作。同DDR器件不同,在BL=4时,中断操作是被禁止的。然而当BL = 8 时,在两种情况下读命令可以中断读操作,写命令可以中断写操作。因此,DDR2 SDRAM并不支持突发中断命令。 突发长度和顺序: BL = 4 突发长度 开始地址 (A1 A0) 连续地址 (10进制) 间隔地址 (10进制) 0 0 0, 1, 2, 3 0, 1, 2, 3 0 1 1, 2, 3, 0 1, 0, 3, 2 1 0 2, 3, 0, 1 2, 3, 0, 1 4 1 1 3, 0, 1, 2 3, 2, 1, 0 BL = 8 突发长度 开始地址 (A2 A1 A0) 连续地址 (10进制) 间隔地址 (10进制) 0 0 0 0, 1, 2, 3, 4, 5, 6, 7 0, 1, 2, 3, 4, 5, 6, 7 0 0 1 1, 2, 3, 0, 5, 6, 7, 4 1, 0, 3, 2, 5, 4, 7, 6 0 1 0 2, 3, 0, 1, 6, 7, 4, 5 2, 3, 0, 1, 6, 7, 4, 5 0 1 1 3, 0, 1, 2, 7, 4, 5, 6 3, 2, 1, 0, 7, 6, 5, 4 1 0 0 4, 5, 6, 7, 0, 1, 2, 3 4, 5, 6, 7, 0, 1, 2, 3 1 0 1 5, 6, 7, 4, 1, 2, 3, 0 5, 4, 7, 6, 1, 0, 3, 2 1 1 0 6, 7, 4, 5, 2, 3, 0, 1 6, 7, 4, 5, 2, 3, 0, 1 8 1 1 1 7, 4, 5, 6, 3, 0, 1, 2 7, 6, 5, 4, 3, 2, 1, 0 注意:页长度是一种I/O 组织和列地址的功能。 突发读命令 在系统时钟的上升沿,保持 /CS 和/ CAS 低电平和 /RAS和/ WE 高电平既发布了突发读命令 . 同时的地址输入决定了突发操作开始的列地址。从命令 开始到第一个数据出现在输出端的延迟时间叫做读延迟 (RL)。在数据脚DQ给出有效数据前一个时钟周期DQS脚被拉低。第一位有效数据将同DQS信号的上 升沿同步。以后依次出现的有效数据输出都同DQS脚保持源同步模式。RL等于附加延迟 (AL)和 CAS 延迟 (CL)的和。 CL的值由模式寄存器设定 (MRS), 同 SDR 和 DDR SDRAMs 相似。 AL的值有扩展模式寄存器1设定 (1)(EMRS(1))。 DDR2 SDRAM 管脚时序或者是单端的或者是差分的,这一点由扩展模式寄存器的EMRS的 “激活 DQS” 模式位来决定。 在系统设计时,差分模式有它的优点。测量DDR2 SDRAM管脚时序的方法根据是单端的还是差分的而不同。在单端模式下,时序关系在DQS下降或上升到 VREF的时候测量。在差分模式下,时序关系在DQS和/DQS相交的时候测量。这种时序上的差别在设计和描述的时候都要考虑到。注意当差分数据选通模式 被EMRS禁止的时候,/DQS脚必须连一个20-10K欧姆大小的电阻,并接地以确保DDR2的正确工作。 tCH tCL CK CK DQS DQS DQ tRPRE Q tDQSQmax tRPST Q Q Q tDQSQmax tQH tQH 数据输出 (读)时序 Xu Yingxin 线条 Xu Yingxin 线条 Device Operations DDR2 SDRAM 突发读操作: RL = 5 (AL = 2, CL = 3, BL = 4) T0 T1 T2 T3 T4 T5 T6 T7 T8 CK/CK CMD DQS/DQS Posted CAS READ A NOP NOP NOP NOP NOP NOP NOP NOP =<tDQSCK DQs AL = 2 RL = 5 CL = 3 Dout A0 Dout A1 Dout A2 Dout A3 突发读操作: RL = 3 (AL = 0 and CL = 3, BL = 8) T0 T1 T2 T3 T4 T5 T6 T7 T8 CK/CK CMD READ A NOP NOP NOP NOP NOP NOP NOP NOP DQS/DQS DQs CL = 3 RL = 3 =<tDQSCK Dout A0 Dout A1 Dout A2 Dout A3 Dout A4 Dout A5 Dout A6 Dout A7 突发读操作,后面跟突发写操作: RL = 5, WL = (RL-1) = 4, BL = 4 T0 T1 Tn-1 Tn Tn+1 Tn+2 Tn+3 Tn+4 Tn+5 CK/CK CMD Post CAS NOP NOPREAD A Post CAS WRITE A NOP NOP NOP NOP NOP DQS/DQS RL = 5 tRTW (Read to Write turn around time) WL = RL - 1 = 4 DQs Dout A0 Dout A1 Dout A2 Dout A3 DIN A0 Dout A1 Dout A2 Dout A3 从突发读命令到突发写命令的最小时间被定义为读到写的转换时间,在BL=4时是4个时钟,在BL=8时是6个时 钟。 无缝突发读操作: RL = 5, AL = 2, and CL = 3, BL=4 T0 T1 T2 T3 T4 T5 T6 T7 T8 CK/CK CMD DQS/DQS DQs Post CAS READ A NOP AL = 2 Post CAS READ B RL = 5 NOP CL = 3 NOP NOP NOP NOP NOP Dout A0 Dout A1 Dout A2 Dout A3 Dout B0 Dout B1 Dout B2 无缝的突发读操作可以通过在每隔一个时钟(BL=4)或两个时钟(BL=8)发布一个读命令来实现。只要簇被 激活,这种操作允许在同一簇内或不同的簇之间动作。 Device Operations DDR2 SDRAM DDQ 读命令中断读操作 突发的读操作只可以被另一个突发长度为4位的突发读命令中断。任何其它的情况都不可以被中断。 突发读中断时序示例: (CL=3, AL=0, RL=3, BL=8) CK/CK CMD DQS/DQS READ A NOP READ B NOP NOP NOP NOP NOP NOP NOP DQs A0 A1 A2 A3 B0 B1 B2 B3 B4 B5 B6 B7 注意: 1. 读突发中断只是在突发长度为8时允许,突发长度为4时是禁止的。 2. 长度为8个读突发操作只可以被另一个读命令所中断。读突发是不可以被写命令或者预充电命令所中断的。 3. 读突发中断只可以发生在从前的读命令发布了2个时钟周期之后。任何其它的时序都是错误的。 4.读突发中断可以发生在 DRAM内的任何簇内。 5. 带自动预充电的读突发操作是不可以被中断的。 6. 读突发操作可以被另一个在自动预充电的读突发操作所中断。 7. 突发长度由模式寄存器来设定 . 他们不一定就是实际的情况。 例如, 最小的读到预充电的时间是 AL + BL/2,这里BL是在模式寄存器中设定的突发长度 而不是实际的突发长度(实际的短,因为被中断了)。 突发写操作 通过在时钟上升沿时保持 /CS, /CAS和 /WE为低并且/RAS为高可以发布突发写命令。同时的地址输入决定了突发操作开始的列地址。写延迟 (WL) 被定 义为读延迟 (RL)减区1,等于 (AL + CL -1);也就是从命令发布到第一个DQS上升沿的时钟数目。在数据脚DQ给出有效数据前一个时钟周期DQS脚被拉 低。tDQSS 的大小必须满足 DQS的每一个上升沿同时钟周期的上升沿相关联。随后的数据都在DQS上升沿采样,知道达到突发的长度(4或者8)。当 突发结束之后, 任何加到 DQ脚上的数据都将被忽略。 突发操作结束之后的所有DQ信号都被忽略。从完成突发写操作到下一次的簇预充电命令被称做写 恢复时间(WR)。 DDR2 SDRAM 管脚时序或者是单端的或者是差分的,这一点由扩展模式寄存器的EMRS的 “激活 DQS” 模式位来决定。在系统设计时,差分模式有它的 优点。测量DDR2 SDRAM管脚时序的方法根据是单端的还是差分的而不同。在单端模式下,时序关系在DQS下降或上升到VREF的时候测量。在差分模式 下,时序关系在DQS和/DQS相交的时候测量。这种时序上的差别在设计和描述的时候都要考虑到。注意当差分数据选通模式被EMRS禁止的时候,/DQS脚必 须连一个20-10K欧姆大小的电阻,并接地以确保DDR2的正确工作。 DQS DQS DQS DQS tDQSH tDQSL tWPRE tWPST VIH(ac) D VIL(ac) D VIH(dc) D VIL(dc

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