关闭

关闭

关闭

封号提示

内容

首页 5 集成电路设计

5 集成电路设计.ppt

5 集成电路设计

jinjunbai 2013-07-15 评分 0 浏览量 0 0 0 0 暂无简介 简介 举报

简介:本文档为《5 集成电路设计ppt》,可适用于工程科技领域,主题内容包含集成电路设计北京大学集成电路设计北京大学集成电路设计与制造的主要流程框架集成电路的设计过程:设计创意仿真验证集成电路芯片设计过程框架From吉利久教符等。

集成电路设计北京大学集成电路设计北京大学集成电路设计与制造的主要流程框架集成电路的设计过程:设计创意仿真验证集成电路芯片设计过程框架From吉利久教授是功能要求行为设计(VHDL)行为仿真综合、优化网表时序仿真布局布线版图后仿真否是否否是Singoff设计业引言引言半导体器件物理基础:包括PN结的物理机制、双极管、MOS管的工作原理等器件小规模电路大规模电路超大规模电路甚大规模电路电路的制备工艺:光刻、刻蚀、氧化、离子注入、扩散、化学气相淀积、金属蒸发或溅射、封装等工序集成电路设计:另一重要环节最能反映人的能动性结合具体的电路具体的系统设计出各种各样的电路掌握正确的设计方法可以以不变应万变随着电路规模的增大计算机辅助设计手段在集成电路设计中起着越来越重要的作用引言引言什么是集成电路?(相对分立器件组成的电路而言)把组成电路的元件、器件以及相互间的连线放在单个芯片上整个电路就在这个芯片上把这个芯片放到管壳中进行封装电路与外部的连接靠引脚完成。什么是集成电路设计?根据电路功能和性能的要求在正确选择系统配置、电路形式、器件结构、工艺方案和设计规则的情况下尽量减小芯片面积降低设计成本缩短设计周期以保证全局优化设计出满足要求的集成电路。设计的基本过程(举例)功能设计逻辑和电路设计版图设计集成电路设计的最终输出是掩膜版图通过制版和工艺流片可以得到所需的集成电路。设计与制备之间的接口:版图主要内容主要内容IC设计特点及设计信息描述典型设计流程典型的布图设计方法及可测性设计技术设计特点和设计信息描述设计特点和设计信息描述设计特点(与分立电路相比)对设计正确性提出更为严格的要求测试问题版图设计:布局布线分层分级设计(Hierarchicaldesign)和模块化设计高度复杂电路系统的要求什么是分层分级设计?将一个复杂的集成电路系统的设计问题分解为复杂性较低的设计级别这个级别可以再分解到复杂性更低的设计级别这样的分解一直继续到使最终的设计级别的复杂性足够低也就是说能相当容易地由这一级设计出的单元逐级组织起复杂的系统。一般来说级别越高抽象程度越高级别越低细节越具体从层次和域表示分层分级设计思想从层次和域表示分层分级设计思想域:行为域:集成电路的功能结构域:集成电路的逻辑和电路组成物理域:集成电路掩膜版的几何特性和物理特性的具体实现层次:系统级、算法级、寄存器传输级(也称RTL级)、逻辑级与电路级设计信息描述设计信息描述举例:x=a’bab’CMOS与非门CMOS反相器版图什么是版图?一组相互套合的图形各层版图相应于不同的工艺步骤每一层版图用不同的图案来表示。版图与所采用的制备工艺紧密相关设计流程设计流程理想的设计流程(自顶向下:TOPDOWN)系统功能设计逻辑和电路设计版图设计硅编译器siliconcompiler(算法级、RTL级向下)门阵列、标准单元阵列等典型的实际设计流程典型的实际设计流程需要较多的人工干预某些设计阶段无自动设计软件通过模拟分析软件来完成设计各级设计需要验证典型的实际设计流程典型的实际设计流程、系统功能设计目标:实现系统功能满足基本性能要求过程:功能块划分RTL级描述行为仿真功能块划分RTL级描述(RTL级VHDL、Verilog)RTL级行为仿真:总体功能和时序是否正确功能块划分原则:既要使功能块之间的连线尽可能地少接口清晰又要求功能块规模合理便于各个功能块各自独立设计。同时在功能块最大规模的选择时要考虑设计软件可处理的设计级别算法级:包含算法级综合:将算法级描述转换到RTL级描述综合:通过附加一定的约束条件从高一级设计层次直接转换到低一级设计层次的过程逻辑级:较小规模电路实际设计流程实际设计流程系统功能设计输出:语言或功能图软件支持:多目标多约束条件优化问题无自动设计软件仿真软件:VHDL仿真器、Verilog仿真器实际设计流程实际设计流程、逻辑和电路设计概念:确定满足一定逻辑或电路功能的由逻辑或电路单元组成的逻辑或电路结构过程:A数字电路:RTL级描述逻辑综合(Synopsys,Ambit)逻辑网表逻辑模拟与验证时序分析和优化难以综合的:人工设计后进行原理图输入再进行逻辑模拟电路实现(包括满足电路性能要求的电路结构和元件参数):调用单元库完成没有单元库支持:对各单元进行电路设计通过电路模拟与分析预测电路的直流、交流、瞬态等特性之后再根据模拟结果反复修改器件参数直到获得满意的结果。由此可形成用户自己的单元库单元库:一组单元电路的集合经过优化设计、并通过设计规则检查和反复工艺验证能正确反映所需的逻辑和电路功能以及性能适合于工艺制备可达到最大的成品率。元件门元胞宏单元(功能块)基于单元库的描述:层次描述单元库可由厂家提供可由用户自行建立B模拟电路:尚无良好的综合软件RTL级仿真通过后根据经验进行电路设计逻辑和电路设计的输出:网表(元件及其连接关系)或逻辑图、电路图软件支持:逻辑综合、逻辑模拟、电路模拟、时序分析等软件(EDA软件系统中已集成)电路模拟与验证原理图输入模拟单元库实际设计流程实际设计流程版图设计概念:根据逻辑与电路功能和性能要求以及工艺水平要求来设计光刻用的掩膜版图IC设计的最终输出。什么是版图?一组相互套合的图形各层版图相应于不同的工艺步骤每一层版图用不同的图案来表示。版图与所采用的制备工艺紧密相关版图设计过程:由底向上过程主要是布局布线过程布局:将模块安置在芯片的适当位置满足一定目标函数。对级别最低的功能块是指根据连接关系确定各单元的位置级别高一些的是分配较低级别功能块的位置使芯片面积尽量小。布线:根据电路的连接关系(连接表)在指定区域(面积、形状、层次)百分之百完成连线。布线均匀优化连线长度、保证布通率。版图设计过程大多数基于单元库实现()软件自动转换到版图可人工调整(规则芯片)()布图规划(floorplanning)工具布局布线工具(placeroute)布图规划:在一定约束条件下对设计进行物理划分并初步确定芯片面积和形状、单元区位置、功能块的面积形状和相对位置、IO位置产生布线网格还可以规划电源、地线以及数据通道分布()全人工版图设计:人工布图规划提取单元人工布局布线(由底向上:小功能块到大功能块)人工版图设计典型过程版图验证与检查DRC:几何设计规则检查ERC:电学规则检查LVS:网表一致性检查POSTSIM:后仿真(提取实际版图参数、电阻、电容生成带寄生量的器件级网表进行开关级逻辑模拟或电路模拟以验证设计出的电路功能的正确性和时序性能等)产生测试向量软件支持:成熟的CAD工具用于版图编辑、人机交互式布局布线、自动布局布线以及版图检查和验证设计规则IC设计与工艺制备之间的接口制定目的:使芯片尺寸在尽可能小的前提下避免线条宽度的偏差和不同层版套准偏差可能带来的问题尽可能地提高电路制备的成品率什么是设计规则?考虑器件在正常工作的条件下根据实际工艺水平(包括光刻特性、刻蚀能力、对准容差等)和成品率要求给出的一组同一工艺层及不同工艺层之间几何尺寸的限制主要包括线宽、间距、覆盖、露头、凹口、面积等规则分别给出它们的最小值以防止掩膜图形的断裂、连接和一些不良物理效应的出现。设计规则的表示方法以为单位:把大多数尺寸(覆盖出头等等)约定为的倍数与工艺线所具有的工艺分辨率有关线宽偏离理想特征尺寸的上限以及掩膜版之间的最大套准偏差一般等于栅长度的一半。优点:版图设计独立于工艺和实际尺寸举例:以微米为单位:每个尺寸之间没有必然的比例关系提高每一尺寸的合理度简化度不高举例:IC设计流程视具体系统而定随着ICCAD系统的发展IC设计更侧重系统设计正向设计逆向设计SoC:IP(IntelligentProprietary)库(优化设计)软核:行为级描述firmIP:门级hardIP:版图级DAADDRAM优化的深亚微米电路等IC设计与电路制备相对独立的新模式Foundry的出现VDSM电路设计对设计流程的影响VDSM电路设计对设计流程的影响VDSM电路设计对设计流程的影响VDSM电路设计对设计流程的影响时序问题突出互连延迟超过门延迟逻辑设计用的互连延迟模型与实际互连延迟特性不一致通过逻辑设计的时序在布局布线后不符合要求。在逻辑设计阶段加入物理设计的数据综合优化中的关键路径以SDF格式传给布图规划初步的连线延迟再传给综合优化工具(以PDEF格式)布局后将更精确的互连信息通过FLOORPLANTOOL传给综合优化工具进行布局迭代时延驱动布线完成后进行延迟计算和时序分析布线迭代VDSM电路设计对设计流程的影响VDSM电路设计对设计流程的影响布图时面向互连先布互连网再布模块集成度提高:可重用(REUSE)模块IP模块针对各IP模块和其他模块进行布图规划如何对IP模块等已设计好的模块进行处理功耗问题尤其高层次设计中考虑布图中寄生参数提取变成三维问题布图设计方法(布图风格划分)布图设计方法(布图风格划分)全定制设计方法、半定制设计方法、可编程逻辑器件以及基于这些方法的兼容设计方法设计方法选取的主要依据:设计周期、设计成本、芯片成本、芯片尺寸、设计灵活性、保密性和可靠性等最主要的:设计成本在芯片成本中所占比例芯片成本CT:小批量的产品:减小设计费用大批量的产品:提高工艺水平减小芯片尺寸增大圆片面积全定制设计全定制设计版图设计时采用人工设计对每个器件进行优化芯片性能获得最佳芯片尺寸最小设计周期长设计成本高适用于性能要求极高或批量很大的产品模拟电路符号式版图设计:用一组事先定义好的符号来表示版图中不同层版之间的信息通过自动转换程序转换举例:棍图:棍形符号、不同颜色不必考虑设计规则的要求设计灵活性大符号间距不固定进行版图压缩减小芯片面积VDDVss专用集成电路(ASIC:ApplicationSpecificIntegratedCircuit)(相对通用电路而言)针对某一应用或某一客户的特殊要求设计的集成电路批量小、单片功能强:降低设计开发费用主要的ASIC设计方法:门阵列设计方法:半定制标准单元设计方法:定制掩膜版方法积木块设计方法:定制可编程逻辑器件设计方法门阵列设计方法(GA方法)门阵列设计方法(GA方法)概念:形状和尺寸完全相同的单元排列成阵列每个单元内部含有若干器件单元之间留有布线通道通道宽度和位置固定并预先完成接触孔和连线以外的芯片加工步骤形成母片根据不同的应用设计出不同的接触孔版和金属连线版单元内部连线及单元间连线实现所需电路功能母片半定制技术门阵列结构门阵列结构单元区结构:举例:六管CMOS单元由该结构实现三输入或非门输入输出单元:芯片四周举例:图输入、输出、电源输入保护(防止栅击穿):嵌位二极管、保护电阻输出驱动:宽长比大的器件(梳状或马蹄状)寄存器传输级行为描述逻辑网表逻辑模拟制版流片测试封装设计中心Foundry向Foundry提供网表布局布线掩膜版图版图检查网表和参数提取网表一致性检查后仿真产生测试向量行为仿真逻辑图综合生成延迟文件单元库门阵列设计过程门阵列方法的设计特点:设计周期短设计成本低适合设计适当规模、中等性能、要求设计时间短、数量相对较少的电路不足:设计灵活性较低门利用率低芯片面积浪费门海设计技术:一对不共栅的P管和N管组成的基本单元铺满整个芯片布线通道不确定(可将基本单元链改成无用器件区走线)宏单元连线在无用器件区上进行门利用率高集成密度大布线灵活保证布线布通率仍有布线通道增加通道是单元高度的整数倍布线通道下的晶体管不可用激光扫描阵列:特殊的门阵列设计方法对于一个特殊结构的门阵列母片片上晶体管和逻辑门之间都有电学连接用专门的激光扫描光刻设备切断不需要连接处的连线实现ASIC功能。只需一步刻铝工艺加工周期短采用激光扫描曝光省去了常规门阵列方法中的制版工艺。但制备时间较长。一般用于小批量(~块)ASIC的制造标准单元设计方法(SC方法)标准单元设计方法(SC方法)一种库单元设计方法概念:从标准单元库中调用事先经过精心设计的逻辑单元并排列成行行间留有可调整的布线通道再按功能要求将各内部单元以及输入输出单元连接起来形成所需的专用电路芯片布局:芯片中心是单元区输入输出单元和压焊块在芯片四周基本单元具有等高不等宽的结构布线通道区没有宽度的限制利于实现优化布线。标准单元库:标准单元库中的单元是用人工优化设计的力求达到最小的面积和最好的性能完成设计规则检查和电学验证描述电路单元在不同层级的属性的一组数据逻辑符号(L):单元名称与符号、IO端:用于逻辑图功能描述电路结构、电学指标拓扑版图(O):拓扑单元名、单元宽度高度、IO位置及名称掩膜版图(A)举例:不同设计阶段调用不同描述标准单元库主要包括与非门、或非门、触发器、锁存器、移位寄存器加法器、乘法器、除法器、算术运算单元、FIFO等较大规模单元模拟单元模块:振荡器、比较器等同一功能的单元有几种不同的类型视应用不同选择标准单元设计标准单元设计基本排列形式:双边IO、单边IO、连线单元(单层布线中用得较多、跨单元连线)走线:电源和地线一般要求从单元左右边进出信号端从上下进出。可以在单元内部或单元边界电源线可以放在单元外在布线通道内便于根据单元功率要求调整宽度从各单元引出端口电源线水平金属线信号线用第二层金属或垂直多晶硅线单元内部连线用第一层金属和多晶硅单元之间连线在走线通道内单元拼接单元高度:器件宽度(考虑最小延迟最省面积足够高度以保证电源线、地线、单元内部连线)SC方法设计流程与门阵列类似SC方法特点:需要全套掩膜版属于定制设计方法门阵列方法:合适的母片固定的单元数、压焊块数和通道间距标准单元方法:可变的单元数、压焊块数、通道间距布局布线的自由度增大较高的芯片利用率和连线布通率依赖于标准单元库SC库建立需较长的周期和较高的成本尤其工艺更新时适用于中批量或者小批量但是性能要求较高的芯片设计积木块设计方法:BBL方法(通用单元设计方法)积木块设计方法:BBL方法(通用单元设计方法)布图特点:任意形状的单元(一般为矩形或“L”型)、任意位置、无布线通道BBL单元:较大规模的功能块(如ROM、RAM、ALU或模拟电路单元等)单元可以用GA、SC、PLD或全定制方法设计设计过程:可以基于Foundry提供的单元库更提倡用自己的单元库平面布置:影响延迟的单元靠近安放软件预估性能详细布图后仿真BBL方法特点:较大的设计自由度可以在版图和性能上得到最佳的优化布图算法发展中:通道不规则连线端口在单元四周位置不规则可编程逻辑器件设计方法(PLD方法)可编程逻辑器件设计方法(PLD方法)概念:用户通过生产商提供的通用器件自行进行现场编程和制造或者通过对与或矩阵进行掩膜编程得到所需的专用集成电路编程方式:现场编程:采用熔断丝、电写入等方法对已制备好的PLD器件实现编程不需要微电子工艺利用相应的开发工具就可完成设计有些PLD可多次擦除易于系统和电路设计。掩膜编程:通过设计掩膜版图来实现所需的电路功能但由于可编程逻辑器件的规则结构设计及验证比较容易实现。可编程逻辑器件分类ROM、EPROM、EEPROM、PLA、PAL、GAL可编程逻辑阵列(PLA):实现数字逻辑基本思想:组合逻辑可以转换成与或逻辑基本结构:PLA基本结构PLA基本结构“与”矩阵“或”矩阵XXXnPPmOOOOp将“与”矩阵或“或”矩阵的格点上是否有晶体管作为选择编程出任意逻辑。采用不规则的晶体管位置实现一定的逻辑但晶体管可能的位置是规则的举例:尽量采用“或非”门时钟OO时钟abVDDVDDPMOS管NMOS管可编程阵列逻辑(PAL)和通用阵列逻辑(GAL)可编程阵列逻辑(PAL)和通用阵列逻辑(GAL)PAL:固定或矩阵(八个输入端即可满足逻辑组合要求)可编与矩阵(输入项可增多)结构简化、工艺简单现场编程不同输出结构选用不同的PAL器件GAL:固定或矩阵:浮栅工艺:控制栅上施加足够高的电压且漏端接地时浮栅上将存储负电荷当控制栅接地而漏端加适当的正电压时浮栅将放电实现了电编程具有不挥发性掉电后不用重新编程提高可编程速度和器件速度电擦写可重复编程不需要窗口式的封装输出逻辑单元有一些考虑:可编程可重新配置具有安全保护单元编程方式:现场编程PAL和GAL的器件密度较低几百门近年来出现高密度可编程逻辑器件HDPLD、系统内编程逻辑器件ISPLDLattice的pLSI,,系列门HDPLD:集总布线区(GRP:globalroutingpool):用于内部逻辑连接四周通用逻辑块(GLB)、输出布线区(ORP:GLB输出与管脚之间互连)输入总线IB可实现高速控制器等DSP、数据加密等子系统系统内编程逻辑器件ISPLD(insystemprogrammablelogicdevice):带串行接口及使能端(用作串口或正常信号端)串行口:数据输入、数据输出、时钟、模式选择具有GAL和HDPLD的可编程、再配置功能可编程、再配置在系统内或PCB板上进行消除管脚多次弯曲易于进行电路版级测试一块电路板有不同功能:硬件软件化现场可编程门阵列(FPGA)(逻辑单元阵列)现场可编程门阵列(FPGA)(逻辑单元阵列)集成度高使用灵活引脚数多(可多达多条)可以实现更为复杂的逻辑功能不是与或结构以可配置逻辑功能块(configurablelogicblock)排成阵列功能块间为互连区输入输出功能块IOB可编程的内部连线:特殊设计的通导晶体管和可编程的开关矩阵CLB、IOB的配置及内连编程通过存储器单元阵列实现现场编程XILINX:用SRAM存储内容控制互连:允许修改配置程序存储器单元阵列中各单元状态控制CLB的可选配置端、多路选择端控制IOB的可选配置端控制通导晶体管的状态和开关矩阵的连接关系ACTEL:可熔通的点不可逆易于保密适用:块以下的原型设计PLD和FPGA设计方法的特点现场编程:功能、逻辑设计网表编程文件PLD器件掩膜编程:PLA版图自动生成系统可以从网表直接得到掩膜版图设计周期短设计效率高有些可多次擦除适合新产品开发编程软件硬件编程器FPGA的转换FPGA的转换FPGA转换到门阵列降低价钱网表转换用布局布线后提出的网表及库单元映射时序一致性门阵列芯片的可测性(FPGA母片经过厂家严格测试)管脚的兼容性多片FPGA向单片门阵列转换布图方法的比较布图方法的比较A:全定制法B:符号法C:标准单元法D:积木块法E:门阵列法F:掩膜编程PLA法G:现场编程PLA法H:FPGA法I:激光扫描阵列J:硅编译法兼容设计方法兼容设计方法不同的设计方法有各自的优势如果把它们优化组合起来则有望设计出性能良好的电路。以微处理器为例数据逻辑:位片式或阵列结构网络图形重复多:BBL方法ALU、移位器、寄存器等作为单元进行人工全定制设计随机控制逻辑:差别较大SC或PLA方法实现存储器:ROM或RAM实现兼容设计过程数据逻辑、控制逻辑、存储器管理、外部总线控制及时钟等顶层功能块及相应子功能块可测性设计技术可测性设计技术什么是集成电路测试?对制造出的电路进行功能和性能检测检测并定位出电路的故障用尽可能短的时间挑选出合格芯片。集成电路测试的特殊性什么是可测性设计?在尽可能少地增加附加引线脚和附加电路并使芯片性能损失最小的情况下满足电路可控制性和可观察性的要求可控制:从输入端将芯片内部逻辑电路置于指定状态可观察:直接或间接地从外部观察内部电路的状态结构式测试技术结构式测试技术扫描途径测试概念:将时序元件和组合电路隔离开解决时序电路测试困难的问题。将芯片中的时序元件(如触发器、寄存器等)连接成一个或数个移位寄存器(即扫描途径)在组合电路和时序元件之间增加隔离开关并用专门信号控制芯片工作于正常工作模式或测试模式。当芯片处于正常模式时组合电路的反馈输出作为时序元件的输入移位寄存器不工作当芯片处于测试模式时组合电路的反馈输出与时序元件的连接断开可以从扫描输入端向时序元件输入信号并可以将时序元件的输出移出进行观察组合逻辑移位寄存器(扫描路径)输出输入模式选择时钟扫描进扫描出反馈输入反馈输出测试模式扫描途径是否正确测试序列移入移位寄存器稳定后组合电路输入与反馈输入一起通过组合逻辑观察组合逻辑的输出与期望值比较正常工作模式组合电路的反馈输出送入时序元件将电路转为测试模式把时序元件中的内容移出也与期望值比较与上述组合逻辑的输出一起用来检查芯片的功能测试序列用确定性算法自动生成扫描途径测试技术存在的问题需要增加控制电路数量和外部引脚需要将分散的时序元件连在一起导致芯片面积增加和速度降低串行输出结果测试时间较长。特征量分析测试技术特征量分析测试技术内建测试技术在芯片内部设计了“测试设备”来检测芯片的功能避免了数据需要串行传输到外部设备的问题概念:把对应输入信号的各节点响应序列压缩提取出相应的特征量保存在寄存器中只需比较实测响应序列和正常序列的特征量可以减少计算机内存提高测试速度增加的芯片面积不多但故障检测和诊断的有效率不高自测试技术自测试技术在芯片内部建立自测试结构电路不需要外部激励。常见的自测试结构包括表决电路、错误检测与校正码技术等集成电路设计举例集成电路设计举例四位运算器的设计流程运算器要求:IO端口四位寄存器阵列四位ALU四位循环移位器方向控制选择和控制运算控制移位控制设计过程(假设没有逻辑综合软件)功能设计:功能划分:算术逻辑单元、移位器、寄存器阵列、IO端口等顶层功能块并由控制线协调各功能块的工作逻辑和电路设计:单元库中有BBL单元可直接调用进行逻辑模拟没有基于门单元库对各功能块分别设计通过逻辑图输入进行逻辑模拟将各功能块组装生成整个电路的逻辑网表对此再进行逻辑模拟版图设计初步的布图规划初步总体平面图(总线结构)各功能块的版图设计及版图组装版图验证作业:试述门阵列和标准单元设计方法的概念和它们之间的异同点。标准单元库中的单元的主要描述形式有哪些?分别在IC设计的什么阶段应用?集成电路的可测性设计是指什么?用PLA方法实现:O=abc,O=ab’cASSP(applicationspecificstandardproducts):卖给多个用户列入制造商的产品目录如LAN用电路图形处理用电路通信用CODEC等BITRISCMPU为CORE的ASSPASIC依然有生命力使产品有别获得更大市场份额和利润作业:试述带单元库的数字集成电路的典型设计流程。试述IC设计的主要特点。作业作业设计一套采用CMOS工艺的与非门电路的版图试述门阵列和标准单元设计方法的概念和它们之间的异同点。

用户评论(0)

0/200

精彩专题

上传我的资料

每篇奖励 +1积分

资料评分:

/83
0下载券 下载 加入VIP, 送下载券

意见
反馈

立即扫码关注

爱问共享资料微信公众号

返回
顶部

举报
资料