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Xilinx_ISE_大学计划使用教程PPT_4.ppt

Xilinx_ISE_大学计划使用教程PPT_4

qingyacomeon
2013-04-02 0人阅读 举报 0 0 暂无简介

简介:本文档为《Xilinx_ISE_大学计划使用教程PPT_4ppt》,可适用于IT/计算机领域

实验四:综合技巧的应用改变综合属性的设置实验四:综合技巧的应用改变综合属性的设置对设计重新进行综合查看综合报告:最大扇出的地方实验四:综合技巧的应用改变综合属性的设置实验四:综合技巧的应用改变综合属性的设置关闭综合报告窗口。选择ViewEditPlacedDesign(Floorplanner)打开布局规划器。实验四:综合技巧的应用改变综合属性的设置实验四:综合技巧的应用改变综合属性的设置观察设计层次(Hierarchy)和布局的设置设计是平坦的用不同颜色表示的然后关闭布局器。实验四:综合技巧的应用下载代码和测试系统实验四:综合技巧的应用下载代码和测试系统连接JTAG电缆和RS电缆到EXCD硬件开发平台上并给硬件平台上电打开PC机上的超级终端其设置为:波特率数据位无停止位无奇偶校验个停止位无流量控制下载设计代码到FPGA芯片在超级终端界面上看到“XilinxRules”字符串。实验五:CoreGenerator系统实验设计目标实验五:CoreGenerator系统实验设计目标该实验将使用核生成器(CoreGenerator)来生成一个IP核并将其插入到设计中。该实验由一下几个步骤组成:)使用核生成器创建一个核)例化核并插入到设计中)执行行为仿真)测试硬件系统该实验将使用FPGA内的BRAM资源生成程序ROM,例化ROM并用EXCD硬件平台进行验证。将按键的数据能显示在超级终端上。实验五:CoreGenerator系统实验设计原理实验五:CoreGenerator系统实验设计原理实验五:CoreGenerator系统实验使用核生成器生成核实验五:CoreGenerator系统实验使用核生成器生成核在labassemble目录下ROMformcoe模版已经被更新反映了新的vBRAM所要求的格式。在新的格式中只指定了两个参数:memoryinitializationradix,memoryinitializationvector如果想了解更多的BRAM信息请参考vBRAM的数据手册。实验五:CoreGenerator系统实验使用核生成器生成核实验五:CoreGenerator系统实验使用核生成器生成核打开ISE软件并在ISE主界面下选择File>OpenProject,定位到lab文件夹下打开coregenise按照前面的步骤在DOS窗口下汇编programpsm文件:>kcpsmprogram注意:汇编器将产生几个文件其中包括coe文件将用于初始化核生成器生成的核。实验五:CoreGenerator系统实验使用核生成器生成核实验五:CoreGenerator系统实验使用核生成器生成核在处理子窗口鼠标双击CreateNewSource打开新建源文件向导和前面一样选择IP(CoreGenArchitectureWizard)在FileName域下输入Program然后点击“Next”。实验五:CoreGenerator系统实验使用核生成器生成核实验五:CoreGenerator系统实验使用核生成器生成核实验五:CoreGenerator系统实验使用核生成器生成核实验五:CoreGenerator系统实验使用核生成器生成核选择MemoriesStorageElements展开选择BlockMemoryGeneratorv点击“Next”。实验五:CoreGenerator系统实验使用核生成器生成核实验五:CoreGenerator系统实验使用核生成器生成核出现下面的界面点击“Finish”按钮。实验五:CoreGenerator系统实验使用核生成器生成核实验五:CoreGenerator系统实验使用核生成器生成核按下页配置参数点击“Next”。实验五:CoreGenerator系统实验使用核生成器生成核实验五:CoreGenerator系统实验使用核生成器生成核按下页配置参数点击“Next”。实验五:CoreGenerator系统实验使用核生成器生成核实验五:CoreGenerator系统实验使用核生成器生成核按下页配置参数点击“Show”按钮。实验五:CoreGenerator系统实验使用核生成器生成核实验五:CoreGenerator系统实验使用核生成器生成核查看系数点击“OK”按钮然后点击“Finish”按钮。退出核生成器界面。实验五:CoreGenerator系统实验例化核到设计中实验五:CoreGenerator系统实验例化核到设计中双击顶层设计文件loopbackvhd并打开该文件。在主菜单下选择Edit>LanguageTemplate。如下图所示展开COREGEN,展开VHDLComponentInstantiation选择Program。将其分别粘贴到顶层文件中。声明部分例化部分实验五:CoreGenerator系统实验例化核到设计中实验五:CoreGenerator系统实验例化核到设计中实验五:CoreGenerator系统实验例化核到设计中实验五:CoreGenerator系统实验例化核到设计中将其分别粘贴到顶层文件中。实验五:CoreGenerator系统实验执行行为仿真实验五:CoreGenerator系统实验执行行为仿真选中testbenchvhd文件并且分析该仿真测试平台文件。注意:testbench切换开关等待几个时钟中期检查LED灯判断是否和开关的设置相匹配。该例子中RStx和rx没有被驱动。在源文件窗口中选择programxco。并在处理子窗口中展开COREGen工具栏双击ViewVerilog、VHDLFunctionalModel。该文件参考了来自XilinxCoreLib的仿真库。实验五:CoreGenerator系统实验执行行为仿真实验五:CoreGenerator系统实验执行行为仿真按照前面的步骤选中testbenchvhd文件设置仿真时间运行ns。观察结果。实验五:CoreGenerator系统实验测试硬件系统实验五:CoreGenerator系统实验测试硬件系统连接JTAG电缆和RS电缆到EXCD硬件开发平台上并给硬件平台上电打开PC机上的超级终端其设置为:波特率数据位无停止位无奇偶校验个停止位无流量控制下载设计代码到FPGA芯片在超级终端界面上看到“XilinxRules!”字符串。键盘上输入的字符可在超级终端上回显出来。实验五:CoreGenerator系统实验测试硬件系统实验五:CoreGenerator系统实验测试硬件系统键盘上输入该行字符在超级终端上回显该行字符实验六:ChipScope调试实验实验目的实验六:ChipScope调试实验实验目的该实验插入ChipScope在线逻辑分析仪工具到设计中并执行片上的调试和验证。该实验包含下面的步骤:)创建一个新的ChipScope源)配置并连接一个ILA核)配置ChipScope分析仪触发选项)执行片上验证添加在线逻辑分析仪工具到PicoBlaze输出总线上然后在ChipScope中设置捕获条件来捕获数据(当通过超级终端输入文本时)可以看到当缓冲区满时数据显示在ChipScope中。实验六:ChipScope调试实验实验原理实验六:ChipScope调试实验实验原理实验六:ChipScope调试实验ChipScope在线逻辑分析仪工具原理实验六:ChipScope调试实验ChipScope在线逻辑分析仪工具原理随着FPGA器件密度的增加利用测试设备探针对器件进行直接测试已经不再实际。ChipScope™Pro工具集成关键逻辑分析仪和其他的测试以及硬件测量部件支持下列器件的设计:Virtex™VirtexEVirtexIIVirtexIIProVirtexVirtexSpartan™IISpartanIIESpartanSpartanESpartanA和SpartanADSP器件(包括这些器件系列的QPro™类型)。该工具与这些元件相互通信为设计者提供逻辑分析仪解决方法。实验六:ChipScope调试实验ChipScope在线逻辑分析仪工具原理实验六:ChipScope调试实验ChipScope在线逻辑分析仪工具原理实验六:ChipScope调试实验ChipScope在线逻辑分析仪工具原理实验六:ChipScope调试实验ChipScope在线逻辑分析仪工具原理最实质的问题是利用了FPGA内部的BRAM资源由于CPLD无BRAM,不能用在线分析工具实验六:ChipScope调试实验ChipScope在线逻辑分析仪工具原理实验六:ChipScope调试实验ChipScope在线逻辑分析仪工具原理实验六:ChipScope调试实验ChipScope在线逻辑分析仪工具原理实验六:ChipScope调试实验ChipScope在线逻辑分析仪工具原理ILA核是一个可用于监测设计中的任意内部信号的定制逻辑分析仪核。由于ILA核与被监测的设计是同步的因此应用于设计中的所有设计时钟的约束也可应用于ILA核的内部元件。实验六:ChipScope调试实验ChipScope在线逻辑分析仪工具原理实验六:ChipScope调试实验ChipScope在线逻辑分析仪工具原理ILA核包括三个主要组成部分:)触发器输入和输出逻辑其中包括:触发输入逻辑检测详细触发事件触发输出逻辑触发外部测试设备和其他逻辑。)数据捕获逻辑ILA核使用片上块RAM资源来捕获并存储跟踪数据信息。)控制和状态逻辑管理ILA核的操作。实验六:ChipScope调试实验创建一个新的ChipScopePro源实验六:ChipScope调试实验创建一个新的ChipScopePro源打开ISE软件并在ISE主界面下选择File>OpenProject,定位到lab文件夹下打开chipscopeise在ISE主菜单下选择Project>NewSource,出现下面的界面输入文件名点击“Next”。实验六:ChipScope调试实验创建一个新的ChipScopePro源实验六:ChipScope调试实验创建一个新的ChipScopePro源在该界面下选择关联的文件loopbackvhd表示Chipscope和该文件相关对loopbackvhd进行在线逻辑分析点击“Next”。实验六:ChipScope调试实验创建一个新的ChipScopePro源实验六:ChipScope调试实验创建一个新的ChipScopePro源出现下图界面点击“Finish”。完成创建源文件。实验六:ChipScope调试实验创建一个新的ChipScopePro源实验六:ChipScope调试实验创建一个新的ChipScopePro源在右图工程窗口中在设计中已经添加loopbackcscdc文件。实验六:ChipScope调试实验配置和连接ILA核实验六:ChipScope调试实验配置和连接ILA核在工程窗口中双击loopbackcscdc文件来打开coreinserter工程点击“Next”。实验六:ChipScope调试实验配置和连接ILA核实验六:ChipScope调试实验配置和连接ILA核出现下面界面不选择“DisableJTAGClockBUFGInsertion”点击“Next”。实验六:ChipScope调试实验配置和连接ILA核实验六:ChipScope调试实验配置和连接ILA核DisabletheJTAGclockBUFGinsertion将使ISE工具使用普通的布线资源而不使用全局时钟布线资源。只有当全局布线资源稀少时才选择该选项。每个ILA或者ILAATC核有最多个单独的触发端口每个端口能独立的设置。每个单独的端口是总线这些总线有各个信号或比特位范围从比特。每个触发端口可以连接个匹配单元。实验六:ChipScope调试实验配置和连接ILA核实验六:ChipScope调试实验配置和连接ILA核每个匹配单元是一个比较器与一个触发端口连接匹配单元用来检测在触发端口的事件。一个或多个触发单元的连接来产生综合的触发条件事件用来控制捕获数据。不同的比较和匹配函数通过触发端口匹配单元来执行。ILA和ILAITC核支持六种类型的匹配单元。实验六:ChipScope调试实验配置和连接ILA核实验六:ChipScope调试实验配置和连接ILA核按照下面的参数设置点击“Next”。实验六:ChipScope调试实验配置和连接ILA核实验六:ChipScope调试实验配置和连接ILA核按照下面的参数设置点击“Next”。实验六:ChipScope调试实验配置和连接ILA核实验六:ChipScope调试实验配置和连接ILA核出现下面的界面。实验六:ChipScope调试实验配置和连接ILA核实验六:ChipScope调试实验配置和连接ILA核netconnection标签允许选择信号和ILA核连接。如果触发和数据是独立的这必须分别指定clock(时钟)Trigger(触发条件)data(数据)。没有连接将以红色显示。实验六:ChipScope调试实验配置和连接ILA核实验六:ChipScope调试实验配置和连接ILA核点击Modifyconnection标签。实验六:ChipScope调试实验配置和连接ILA核实验六:ChipScope调试实验配置和连接ILA核SelectNet对话框提供了简单接口用来选择网络(指设计中的各个节点)和ILA,ILAATC,或者ATC核的连接。层次化的设计结构通过使用StructureNet面板进行网络传递。所有被选择的结构的所有设计节点在面板左下脚以层次形式显示。时钟信号和触发数据信号标签说明了设计节点和ILA核的连接。实验六:ChipScope调试实验配置和连接ILA核实验六:ChipScope调试实验配置和连接ILA核在NetSelections下的ClockSignals标签高亮选择在网络列表中的clkMHz点击MakeConnections按钮来连接设计中的时钟信号和ILA核的时钟端口。实验六:ChipScope调试实验配置和连接ILA核实验六:ChipScope调试实验配置和连接ILA核在NetSelections下的TriggerSignals标签完成TP,TP和TP的连接。实验六:ChipScope调试实验配置和连接ILA核实验六:ChipScope调试实验配置和连接ILA核在NetSelections下的DataSignals标签连接PicoBlaze控制器的输出到ILA核的数据端口点击“OK”。实验六:ChipScope调试实验配置和连接ILA核实验六:ChipScope调试实验配置和连接ILA核鼠标点击下面的图标“ReturntoProjectNavigator”退出配置ILA核界面并返回到ISE主界面下。实验六:ChipScope调试实验指定ChipScope分析仪选项实验六:ChipScope调试实验指定ChipScope分析仪选项可以使用ChipScope下载比特流文件并且配置ILA核在UART读从超级终端上送出的文本。在ISE主界面的工程管理窗口选中顶层设计文件在处理子窗口双击AnalyzeDesignUsingChipscope。实验六:ChipScope调试实验指定ChipScope分析仪选项实验六:ChipScope调试实验指定ChipScope分析仪选项连接JTAG下载电缆到PC机和EXCD硬件开发平台上然后给系统上电。如下图所示点击OpenCableSearchJTAGChain按钮。实验六:ChipScope调试实验指定ChipScope分析仪选项实验六:ChipScope调试实验指定ChipScope分析仪选项出现JTAG上的设备信息包括设备名字IR长度设备IDCODE等信息。点击“OK”。注:这也是一种检测JTAG链路的方法实验六:ChipScope调试实验指定ChipScope分析仪选项实验六:ChipScope调试实验指定ChipScope分析仪选项鼠标右击xcse设备选择configure点击SelectNewFile并选择工程中的loopbackbit比特流文件。点击“ok”按钮。实验六:ChipScope调试实验指定ChipScope分析仪选项实验六:ChipScope调试实验指定ChipScope分析仪选项逻辑分析仪接口由四部分组成:工程树数据和触发端口触发设置端口验证结果窗口实验六:ChipScope调试实验指定ChipScope分析仪选项实验六:ChipScope调试实验指定ChipScope分析仪选项每个ChipScopeProILA,ILAATC,IBA都有自己的触发设置窗口它为用户提供了图形化的界面来设置触发器。在每个ChipScopePro核内的触发机制能实时的进行修改而不需要重新编译设计。触发机制中有三个要素:)匹配函数)触发条件)捕获设置该设计中将设置触发器来捕获在PicoBlaze输出端口上的文本。实验六:ChipScope调试实验指定ChipScope分析仪选项实验六:ChipScope调试实验指定ChipScope分析仪选项选择File>import并且从工程目录中导入lookbackcscdc文件该文件包含了和ILA核的触发器和数据端口连接的所有的设计网络节点。按照下图所示给定触发条件。实验六:ChipScope调试实验指定ChipScope分析仪选项实验六:ChipScope调试实验指定ChipScope分析仪选项在TriggerConditionEquation下点击域在Sequencer标签下设置等式M>M然后点击“OK”。实验六:ChipScope调试实验指定ChipScope分析仪选项实验六:ChipScope调试实验指定ChipScope分析仪选项点击靠近StorageQualification的域选择ANDEquation选中M,单击“ok”。这将使能ILA核捕获缓冲区内的数据(仅当数据出现的时候)而不是每个时钟沿的时候。实验六:ChipScope调试实验执行片上验证实验六:ChipScope调试实验执行片上验证启动触发器来捕获数据。执行下面的操作来从位的端口中创建一个总线。高亮选择outport<>到outport<>。鼠标右击高亮显示的信号然后选择AddtoBus>NewBus来创建新的outport总线。实验六:ChipScope调试实验执行片上验证实验六:ChipScope调试实验执行片上验证设置Depth为。点击ApplySettingandArmTrigger按钮。实验六:ChipScope调试实验执行片上验证实验六:ChipScope调试实验执行片上验证在超级终端上输入“xilinx#FPGA!”(或任何字母单注意输入足够长的字符串否则将不能显示波形)然后在ChipScope分析仪中看到下面的信息。参考资料参考资料SpartanE开发板资料,Xilinx大学计划提供。何宾<<EDA原理及应用>>,清华大学出版社,何宾<<片上可编程系统原理及应用>>,清华大学出版社何宾<<Xilinx可编程逻辑器件设计技术详解>>,清华大学出版社何宾<<FPGA数字信号处理原理及应用>>清华大学出版社何宾<<数字和片上系统设计教程>>清华大学出版社(待出版)何宾<<EDA原理及Verilog实现>>清华大学出版社(待出版)

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