FPGA警告大全

FPGA警告大全一个高人写的Quartus警告 分析 定性数据统计分析pdf销售业绩分析模板建筑结构震害分析销售进度分析表京东商城竞争战略分析 大全Quartus警告分析～1.Foundclock-sensitivechangeduringactiveclockedgeattime<time>onregister"<name>"原因:vectorsourcefile中时钟敏感信号(如:数据，允许端，清零，同步加载等)在时钟的边缘同时变化。而时钟敏感信号是不能在时钟边沿变化的。其后果为导致结果不正确。措施:编辑vectorsourcefile2.VerilogHDLassignmentwarningat<location>:truncatedwithsize<number>tomatchsizeoftarget(<number>原因:在HDL 设计 领导形象设计圆作业设计ao工艺污水处理厂设计附属工程施工组织设计清扫机器人结构设计 中对目标的位数进行了设定,如:reg[4:0]a;而默认为32位,将位数裁定到合适的大小措施:如果结果正确,无须加以修正,如果不想看到这个警告,可以改变设定的位数3.Allreachableassignmentstodata_out(10)assign'0',registerremovedbyoptimization原因:经过综合器优化后，输出端口已经不起作用了4.Following9pinshavenothing,GND,orVCCdrivingdatainport--changestothisconnectivitymaychangefittingresults原因:第9脚，空或接地或接上了电源措施:有时候定义了输出端口，但输出端直接赋„0?，便会被接地，赋„1?接电源。如果你的设计中这些端口就是这样用的，那便可以不理会这些warning5.Foundpinsingasundefinedclocksand/ormemoryenables原因:是你作为时钟的PIN没有约束信息。可以对相应的PIN做一下设定就行了。主要是指你的某些管脚在电路当中起到了时钟管脚的作用，比如flip-flop的clk管脚，而此管脚没有时钟约束，因此QuartusII把“clk”作为未定义的时钟。措施:如果clk不是时钟，可以加“notclock”的约束;如果是，可以在clocksetting当中加入;在某些对时钟要求不很高的情况下，可以忽略此警告或在这里修改:Assignments>Timinganalysissettings...>Individualclocks...>...6.TimingcharacteristicsofdeviceEPM570T144C5arepreliminary原因:因为MAXII是比較新的元件在QuartusII中的時序并不是正式版的,要等ServicePack措施:只影响Quartus的Waveform7.Warning:ClocklatencyanalysisforPLLoffsetsissupportedforthecurrentdevicefamily,butisnotenabled措施:将setting中的timingRequirements&Option-->MoreTimingSetting-->setting-->EnableClockLatency中的on改成OFF8.Foundclockhightimeviolationat14.8nsonregister"|counter|lpm_counter:count1_rtl_0|dffs[11]"原因:违反了steup/hold时间，应该是后仿真，看看波形设置是否和时钟沿符合steup/hold时间措施:在中间加个寄存器可能可以解决问题9.warning:circuitmaynotoperate.detected46non-operationalpathsclockedbyclockclk44withclockskewlargerthandatadelay原因:时钟抖动大于数据延时,当时钟很快，而if等类的层次过多就会出现这种问题,但这个问题多是在器件的最高频率中才会出现措施:setting-->timingRequirements&Options-->Defaultrequiredfmax改小一些，如改到50MHZ10.Designcontains<number>inputpin(s)thatdonotdrivelogic原因:输入引脚没有驱动逻辑(驱动其他引脚),所有的输入引脚需要有输入逻辑措施:如果这种情况是故意的,无须理会,如果非故意,输入逻辑驱动.11.Warning:Foundclockhightimeviolationat8.9nsonnode'TEST3.CLK'原因:FF中输入的PLS的保持时间过短措施:在FF中设置较高的时钟频率12.Warning:Found10node(s)inclockpathswhichmaybeactingasrippleand/orgatedclocks--node(s)analyzedasbuffer(s)resultinginclockskew原因:如果你用的CPLD只有一组全局时钟时，用全局时钟分频产生的另一个时钟在布线中当作信号处理，不能保证低的时钟歪斜(SKEW)。会造成在这个时钟上工作的时序电路不可靠，甚至每次布线产生的问题都不一样。措施:如果用有两组以上全局时钟的FPGA芯片，可以把第二个全局时钟作为另一个时钟用，可以解决这个问题。13.CriticalWarning:Timingrequirementswerenotmet.SeeReportwindowfordetails.原因:时序要求未满足，措施:双击CompilationReport-->TimeAnalyzer-->红色部分(如clocksetup:'clk'等)-->左键单击listpath,查看fmax的SLACKREPORT再根据提示解决,有可能是程序的算法问题14.Can'tachieveminimumsetupandholdrequirement<text>along<number>path(s).SeeReportwindowfordetails.原因:时序分析发现一定数量的路径违背了最小的建立和保持时间，与时钟歪斜有关,一般是由于多时钟引起的措施:利用CompilationReport-->TimeAnalyzer-->红色部分(如clockhold:'clk'等)，在slack中观察是holdtime为负值还是setuptime为负值，然后在:Assignment-->AssignmentEditor-->To中增加时钟名(fromnodefinder)，AssignmentName中增加和多时钟有关的Multicycle和MulticycleHold选项，如holdtime为负，可使Multicyclehold的值>multicycle,如设为2和1。15:Can'tanalyzefile--fileE://quartusii/*/*.vismissing原因:试图编译一个不存在的文件，该文件可能被改名或者删除了措施:不管他，没什么影响16.Warning:Can'tfindsignalinvectorsourcefileforinputpin|whole|clk10m原因:因为你的波形仿真文件(vectorsourcefile)中并没有把所有的输入信号(inputpin)加进去，对于每一个输入都需要有激励源的17.Error:Can'tnamelogicscfifo0ofinstance"inst"--hassamenameascurrentdesignfile原因:模块的名字和project的名字重名了措施:把两个名字之一改一下，一般改模块的名字18.Warning:Usingdesignfilelpm_fifo0.v,whichisnotspecifiedasadesignfileforthecurrentproject,butcontainsdefinitionsfor1designunitsand1entitiesinprojectInfo:Foundentity1:lpm_fifo0原因:模块不是在本项目生成的，而是直接copy了别的项目的原理图和源程序而生成的，而不是用QUARTUS将文件添加进本项目措施:无须理会，不影响使用19.Timingcharacteristicsofdevice<name>arepreliminary原因:目前版本的QuartusII只对该器件提供初步的时序特征分析措施:如果坚持用目前的器件，无须理会该警告。关于进一步的时序特征分析会在后续版本的Quartus得到完善。20.TimingAnalysisdoesnotsupporttheanalysisoflatchesassynchronouselementsforthecurrentlyselecteddevicefamily原因:用analyze_latches_as_synchronous_elementssetting可以让QuarutsII来分析同步锁存，但目前的器件不支持这个特性措施:无须理会。时序分析可能将锁存器分析成回路。但并不一定分析正确。其后果可能会导致显示提醒用户:改变设计来消除锁存器21.Warning:Foundxxoutputpinswithoutoutputpinloadcapacitanceassignment(网友:gucheng82提供)原因:没有给输出管教指定负载电容措施:该功能用于估算TCO和功耗，可以不理会，也可以在AssignmentEditor中为相应的输出管脚指定负载电容，以消除警告22.Warning:Found6node(s)inclockpathswhichmaybeactingasrippleand/orgatedclocks--node(s)analyzedasbuffer(s)resultinginclockskew原因:使用了行波时钟或门控时钟，把触发器的输出当时钟用就会报行波时钟，将组合逻辑的输出当时钟用就会报门控时钟措施:不要把触发器的输出当时钟，不要将组合逻辑的输出当时钟，如果本身如此设计，则无须理会该警告23.Warning(10268):VerilogHDLinformationatlcd7106.v(63):AlwaysConstructcontainsbothblockingandnon-blockingassignments原因:一个always模块中同时有阻塞和非阻塞的赋值Quartus常见错误分析1Warning:VHDLProcessStatementwarningatrandom.vhd(18):signalresetisinstatement,butisnotinsensitivitylist----没把singal放到process()中2Warning:Foundpinsingasundefinedclocksand/ormemoryenablesInfo:AssumingnodeCLKisanundefinedclock-=-----可能是说设计中产生的触发器没有使能端3Error:VHDLInterfaceDeclarationerrorinclk_gen.vhd(29):interfaceobject"clk_scan"ofmodeoutcannotberead.Changeobjectmodetobufferorinout.------信号类型设置不对，out当作buffer来定义4Error:Nodeinstance"clk_gen1"instantiatesundefinedentity"clk_gen"-------引用的例化元件未定义实体,,entity"clk_gen"5Warning:Found2node(s)inclockpathswhichmaybeactingasrippleand/orgatedclocks--node(s)analyzedasbuffer(s)resultinginclockskewInfo:Detectedrippleclock"clk_gen:clk_gen1|clk_incr"asbufferInfo:Detectedrippleclock"clk_gen:clk_gen1|clk_scan"asbuffer6Warning:VHDLProcessStatementwarningatledmux.vhd(15):signalorvariable"dataout"maynotbeassignedanewineverypossiblepaththroughtheProcessStatement.Signalorvariable"dataout"holdsitspreviousineverypathwithnonewassignment,whichmaycreateacombinationalloopinthecurrentdesign.7Warning:VHDLProcessStatementwarningatdivider_10.vhd(17):signal"cnt"isreadinsidetheProcessStatementbutisn'tintheProcessStatement'ssensivititylist-----缺少敏感信号8Warning:Noclocktransitionon"counter_bcd7:counter_counter_clk|q_sig[3]"register9Warning:Reducedregister"counter_bcd7:counter_counter_clk|q_sig[3]"withstuckclockporttostuckGND10Warning:Circuitmaynotoperate.Detected1non-operationalpath(s)clockedbyclock"class[1]"withclockskewlargerthandatadelay.SeeCompilationReportfordetails.11Warning:Circuitmaynotoperate.Detected1non-operationalpath(s)clockedbyclock"sign"withclockskewlargerthandatadelay.SeeCompilationReportfordetails.12Error:VHDLerroratcounter_clk.vhd(90):actualport"class"ofmode"in"cannotbeassociatedwithformalport"class"ofmode"out"------两者不能连接起来13Warning:Ignorednodeinvectorsourcefile.Can'tfindcorrespondingnodename"class_sig[2]"indesign.------没有编写testbench文件，或者没有编辑输入变量的值testbench里是元件申明和映射14Error:VHDLBindingIndicationerroratfreqdetect_top.vhd(19):port"class"indesignentitydoesnothavestd_logic_vectortypethatisspecifiedforthesamegenericintheassociatedcomponent---在相关的元件里没有当前文件所定义的类型15Error:VHDLerrorattongbu.vhd(16):can'tinferregisterforsignal"gate"becausesignaldoesnotholditsoutsideclockedge16Warning:Foundclockhightimeviolationat1000.0nsonregister"|fcounter|lpm_counter:temp_rtl_0|dffs[4]"17Warning:Compilerpacked,optimizedorsynthesizedawaynode"temp[19]".Ignoredvectorsourcefilenode.---"temp[19]"被优化掉了18Warning:Reducedregister"gate~reg0"withstuckdata_inporttostuckGND19Warning:Designcontains2inputpin(s)thatdonotdrivelogicWarning:Nooutputdependentoninputpin"clk"Warning:Nooutputdependentoninputpin"sign"------输出信号与输入信号无关，20Warning:Foundclockhightimeviolationat16625.0nsonregister"|impulcomp|gate1"21Error:VHDLerroratimpulcomp.vhd(19):can'timplementclockenableconditionspecifiedusingbinaryoperator"or"22Error:VHDLAssociationListerroratperiod_counter.vhd(38):actualparameterassignedtoformalparameter"alarm",butformalparameterisnotdeclared-------连接表错误，形参"alarm"赋值给实参，形参没定义，可能是形参与实参的位置颠倒了，规定形参在实参之前。23Error:Ignoredconstructbehavieratperiod_counter.vhd(15)becauseofpreviouserrors,,,,,,,,因为前一个错误而导致的错误24Error:VHDLerroratperiod_counter.vhd(38):typeofidentifier"alarm"doesnotagreewithitsusageasstd_logictype,,,,,,,,"alarm"的定义类型与使用的类型不一致25Error:VHDLerroratshift_reg.vhd(24):can'tsynthesizelogicforstatementwithconditionsthattestfortheedgesofmultipleclocks-------同一进程中含有两个或多个if(edge)条件，(一个进程中之能有一个时钟沿)26Error:Can'tresolvemultipleconstantdriversfornet"datain_reg[22]"atshift_reg.vhd(19)27can'tinferregisterforsignal"num[0]"becausesignaldoesnotholditsoutsideclockedge28Error:Can'telaboratetop-leveluserhierarchy29Error:Can'tresolvemultipleconstantdriversfornet"cs_in"atled_key.vhd(32)----------有两个以上赋值语句，不能确定“cs_in”的值，30Warning:Ignorednodeinvectorsourcefile.Can'tfindcorrespondingnodename"over"indesign.---------------在源文件中找不到对应的节点“over”。31Error:Can'taccessJTAGchain无法找到下载链32Info:Assumingnode"clk"isanundefinedclock(原創)如何解決warning:『PLLoutputportfeedsoutputpinvianon-dedicatedrouting--jitterperformancedependsonswitchingrateofotherdesignelements.UsePLLdedicatedclockoutputstoensurejitterperformance』?(SOC)(QuartusII)(DE2-70)Abstract無論是自己開發的project，或者是DE2-70CD上的範例，只要QuartusII編譯後，幾乎大家都會遇到這個warning，到底是什麼意思呢?該如何解決這個warning呢?Introduction使用環境:QuartusII8.1+DE2-70(CycloneIIEP2C70F896C6N)小美與阿帥在(原創)如何使用PipelineBridge增進NiosII系統的Fmax?(SOC)(QuartusII)(NiosII)(SOPCBuilder)(DE2-70)成功解掉1個criticalwarning後，也開始對QuartusII其他warning感興趣，基本上大部分的warning的意義都很明確，也都能解掉，但對於以下這個warning，阿帥卡了很久還是解不掉:查了一下QuartusII8.1的Help，這是Altera的官方回答並不是英文看不懂，只是看來看去，還是不知道該怎麼解決，最後小美與阿帥打算去請教無雙學長。『小美與阿帥不錯喔，已經會開始注意QuartusII的warning了!!』『哈哈哈，深入研究才發現，其實QuartusIIwarning很多都是蠻貼心的警告，就像寫VisualC++與gcc時，都會盡量讓warning不要出現，所以現在也希望盡量能解掉QuartusII的warning』阿帥很自豪的回答。『這樣的習慣不錯，這樣會讓你更了解QuartusII在做什麼。』不過無雙學長話鋒一轉『你問的這個問題，其實也困擾我很久，因為找不到解決方法，又暫時不影響結果，就先擱在一旁不管了，今天你又問起，我又仔細的研究了一番。』『在AlteraForum有人討論過這個問題，Ben與Brad講解的很清楚，你們兩個待會可以仔細閱讀他們的解釋，大至上的意思是說:由pll產生的clk，要ouput到專屬提供pllouput的port，若output到非專屬plloutput的port，QuartusII就會產生這個warning。』『這樣好抽像喔，學長可以講的更清楚些嗎?』小美有聽沒有懂，還是滿臉疑惑。『就用你們寫的code來講解好了...』DE2_70.v/Verilog1/*2(C)OOMusou200834Filename:DE2_70.v5Compiler:QuartusII8.16Description:DemohowtouseTRDB-D5MwithLTMonDE2-70withNiosII7Release:12/18/20081.08*/910`default_nettypenone1112moduleDE2_70(13////////////////////////ClockInput////////////////////////14inputiCLK_28,//28.63636MHz15inputiCLK_50,//50MHz16inputiCLK_50_2,//50MHz17inputiCLK_50_3,//50MHz18inputiCLK_50_4,//50MHz19inputiEXT_CLOCK,//ExternalClock20////////////////////////PushButton////////////////////////21input[3:0]iKEY,//Pushbutton[3:0]22////////////////////////DPDTSwitch////////////////////////23input[17:0]iSW,//ToggleSwitch[17:0]24////////////////////////7-SEGDispaly////////////////////////25output[6:0]oHEX0_D,//SevenSegmentDigit026output[6:0]oHEX1_D,//SevenSegmentDigit127output[6:0]oHEX2_D,//SevenSegmentDigit228output[6:0]oHEX3_D,//SevenSegmentDigit329output[6:0]oHEX4_D,//SevenSegmentDigit430output[6:0]oHEX5_D,//SevenSegmentDigit531output[6:0]oHEX6_D,//SevenSegmentDigit632output[6:0]oHEX7_D,//SevenSegmentDigit733////////////////////////////LED////////////////////////////34output[8:0]oLEDG,//LEDGreen[8:0]35output[17:0]oLEDR,//LEDRed[17:0]36///////////////////////SDRAMInterface////////////////////////37inout[31:0]DRAM_DQ,//SDRAMDatabus32Bits38output[12:0]oDRAM0_A,//SDRAM0Addressbus13Bits39output[12:0]oDRAM1_A,//SDRAM1Addressbus13Bits40outputoDRAM0_LDQM0,//SDRAM0Low-byteDataMask41outputoDRAM1_LDQM0,//SDRAM1Low-byteDataMask42outputoDRAM0_UDQM1,//SDRAM0High-byteDataMask43outputoDRAM1_UDQM1,//SDRAM1High-byteDataMask44outputoDRAM0_WE_N,//SDRAM0WriteEnable45outputoDRAM1_WE_N,//SDRAM1WriteEnable46outputoDRAM0_CAS_N,//SDRAM0ColumnAddressStrobe47outputoDRAM1_CAS_N,//SDRAM1ColumnAddressStrobe48outputoDRAM0_RAS_N,//SDRAM0RowAddressStrobe49outputoDRAM1_RAS_N,//SDRAM1RowAddressStrobe50outputoDRAM0_CS_N,//SDRAM0ChipSelect51outputoDRAM1_CS_N,//SDRAM1ChipSelect52output[1:0]oDRAM0_BA,//SDRAM0BankAddress53output[1:0]oDRAM1_BA,//SDRAM1BankAddress54outputoDRAM0_CLK,//SDRAM0Clock55outputoDRAM1_CLK,//SDRAM1Clock56outputoDRAM0_CKE,//SDRAM0ClockEnable57outputoDRAM1_CKE,//SDRAM1ClockEnable58////////////////////////FlashInterface////////////////////////59inout[14:0]FLASH_DQ,//FLASHDatabus15Bits(0to14)60inoutFLASH_DQ15_AM1,//FLASHDatabusBit15orAddressA-161output[21:0]oFLASH_A,//FLASHAddressbus26Bits62outputoFLASH_WE_N,//FLASHWriteEnable63outputoFLASH_RST_N,//FLASHReset64outputoFLASH_WP_N,//FLASHWriteProtect/ProgrammingAcceleration65inputiFLASH_RY_N,//FLASHReady/Busyoutput66outputoFLASH_BYTE_N,//FLASHByte/WordModeConfiguration67outputoFLASH_OE_N,//FLASHOutputEnable68outputoFLASH_CE_N,//FLASHChipEnable69////////////////////////SRAMInterface////////////////////////70inout[31:0]SRAM_DQ,//SRAMDataBus32Bits71inout[3:0]SRAM_DPA,//SRAMParityDataBus72output[18:0]oSRAM_A,//SRAMAddressbus21Bits73outputoSRAM_ADSC_N,//SRAMControllerAddressStatus74outputoSRAM_ADSP_N,//SRAMProcessorAddressStatus75outputoSRAM_ADV_N,//SRAMBurstAddressAdvance76output[3:0]oSRAM_BE_N,//SRAMByteWriteEnable77outputoSRAM_CE1_N,//SRAMChipEnable78outputoSRAM_CE2,//SRAMChipEnable79outputoSRAM_CE3_N,//SRAMChipEnable80outputoSRAM_CLK,//SRAMClock81outputoSRAM_GW_N,//SRAMGlobalWriteEnable82outputoSRAM_OE_N,//SRAMOutputEnable83outputoSRAM_WE_N,//SRAMWriteEnable84////////////////////////GPIO////////////////////////////////85inout[31:0]GPIO_0,//GPIOConnection0I/O86inputGPIO_CLKIN_N0,//GPIOConnection0ClockInput087inputGPIO_CLKIN_P0,//GPIOConnection0ClockInput188inoutGPIO_CLKOUT_N0,//GPIOConnection0ClockOutput089inoutGPIO_CLKOUT_P0,//GPIOConnection0ClockOutput190inout[31:0]GPIO_1,//GPIOConnection1I/O91inputGPIO_CLKIN_N1,//GPIOConnection1ClockInput092inputGPIO_CLKIN_P1,//GPIOConnection1ClockInput193inoutGPIO_CLKOUT_N1,//GPIOConnection1ClockOutput094inoutGPIO_CLKOUT_P1,//GPIOConnection1ClockOutput195////////////////////SDCardInterface////////////////////////96inoutSD_DAT,//SDCardData97inoutSD_DAT3,//SDCardData398inoutSD_CMD,//SDCardCommandSignal99outputoSD_CLK//SDCardClock100);101102//ltm103wire[7:0]ltm_r;//ltmreddata8bits104wire[7:0]ltm_g;//ltmgreendata8bits105wire[7:0]ltm_b;//ltmbluedata8bits106wireltm_nclk;//ltmclcok107wireltm_hd;//ltmh.sync108wireltm_vd;//ltmv.sync109wireltm_den;//ltmdataenable110111//ltmconfig112wireltm_sclk;//ltmI2Sclk113wireltm_scen;//ltmI2sclkenable114wireadc_ltm_sclk;//acd_ltmI2sclkenable115wireltm_grst;//ltmreset116117assignltm_grst=iKEY[0];//ltmrest118assignadc_ltm_sclk=ltm_sclk;//ltmi2sclkenable119assignGPIO_0[2]=adc_ltm_sclk;//acd_ltmi2sclkenable120assignGPIO_0[3]=ltm_b[3];//ltmbluedata8bits121assignGPIO_0[4]=ltm_b[2];//ltmbluedata8bits122assignGPIO_0[5]=ltm_b[1];//ltmbluedata8bits123assignGPIO_0[6]=ltm_b[0];//ltmbluedata8bits124assignGPIO_0[7]=~ltm_nclk;//ltmclcok125assignGPIO_0[8]=ltm_den;//ltmdataenable126assignGPIO_0[9]=ltm_hd;//ltmh.sync127assignGPIO_0[10]=ltm_vd;//ltmv.sync128assignGPIO_0[11]=ltm_b[4];//ltmbluedata8bits129assignGPIO_0[12]=ltm_b[5];//ltmbluedata8bits130assignGPIO_0[13]=ltm_b[6];//ltmbluedata8bits131assignGPIO_CLKOUT_N0=ltm_b[7];//ltmbluedata8bits132assignGPIO_0[14]=ltm_g[0];//ltmbluedata8bits133assignGPIO_CLKOUT_P0=ltm_g[1];//ltmbluedata8bits134assignGPIO_0[15]=ltm_g[2];//ltmbluedata8bits135assignGPIO_0[16]=ltm_g[3];//ltmbluedata8bits136assignGPIO_0[17]=ltm_g[4];//ltmbluedata8bits137assignGPIO_0[18]=ltm_g[5];//ltmbluedata8bits138assignGPIO_0[19]=ltm_g[6];//ltmbluedata8bits139assignGPIO_0[20]=ltm_g[7];//ltmbluedata8bits140assignGPIO_0[21]=ltm_r[0];//ltmreddata8bits141assignGPIO_0[22]=ltm_r[1];//ltmreddata8bits142assignGPIO_0[23]=ltm_r[2];//ltmreddata8bits143assignGPIO_0[24]=ltm_r[3];//ltmreddata8bits144assignGPIO_0[25]=ltm_r[4];//ltmreddata8bits145assignGPIO_0[26]=ltm_r[5];//ltmreddata8bits146assignGPIO_0[27]=ltm_r[6];//ltmreddata8bits147assignGPIO_0[28]=ltm_r[7];//ltmreddata8bits148assignGPIO_0[29]=ltm_grst;//ltmreddata8bits149assignGPIO_0[30]=ltm_scen;//ltmsclkenable150151//reset_delay152wiredly_rst_0;//resetdelay0153wiredly_rst_1;//resetdelay1154wiredly_rst_2;//resetdelay2155156Reset_Delayreset0(157.iCLK(iCLK_50),//50MHz158.iRST(iKEY[0]),//Pushbutton[0]159.oRST_0(dly_rst_0),//resetdelay0160.oRST_1(dly_rst_1),//resetdelay1161.oRST_2(dly_rst_2)//resetdelay2162);163164//flash165wireflash_16bit_ip_a0;166167assignoFLASH_BYTE_N=1'b1;//flashbyte/wordmodeconfiguration168assignoFLASH_RST_N=1'b1;//flashreset169assignoFLASH_WP_N=1'b1;//flashwriteprotect/programmingacceleration170171//ssram172wiresram_clk;//sramclock173wire[1:0]sram_dummy_addr;//usedtoignorethea0/a1pinfromcypressssramipcore174wiresram_dummy_addr0;//usedtoignoremsbofsramaddress175176assignoSRAM_CLK=sram_clk;//sramclock177assignoSRAM_A[18]=1'bz;//ignoreoSRAM_A[18]178assignoSRAM_ADSP_N=1'b1;//sramprocessoraddressstatus179assignoSRAM_ADV_N=1'b1;//sramburstaddressadvance180assignoSRAM_CE2=~oSRAM_CE1_N;//sramchipenable181assignoSRAM_CE3_N=oSRAM_CE1_N;//sramchipenable182assignoSRAM_GW_N=1'b1;//sramglobalwriteenable183184//sdram(dualchannel)185//thesdramissharedwithHwandSW186wire[12:0]dram_a;//sdramaddress187wire[1:0]dram_ba;//sdrambankaddress188wiredram_cas_n;//sdramcolumnaddressstrobe189wiredram_cke;//sdramclockenable190wiredram_cs_n;//sdramchipselect191wire[3:0]dram_dqm;//sdramdatamask192wiredram_ras_n;//sdramrowaddressstrobe193wiredram_we_n;//sdramwriteenable194195//sdram0196assignoDRAM0_CLK=sram_clk;//sdram0clock197assignoDRAM0_A=dram_a;//sdram0addressbus13bits198assignoDRAM0_BA=dram_ba;//sdram0bankaddress199assignoDRAM0_CAS_N=dram_cas_n;//sdram0columnaddressstrobe200assignoDRAM0_CKE=dram_cke;//sdram0clockenable201assignoDRAM0_CS_N=dram_cs_n;//sdram0chipselect202assignoDRAM0_LDQM0=dram_dqm[0];//sdram0low-bytedatamask203assignoDRAM0_UDQM1=dram_dqm[1];//sdram0high-bytedatamask204assignoDRAM0_RAS_N=dram_ras_n;//sdram0rowaddressstrobe205assignoDRAM0_WE_N=dram_we_n;//sdram0writeenable206207//sdram1208assignoDRAM1_CLK=sram_clk;//sdram1clock209assignoDRAM1_A=dram_a;//sdram1clock210assignoDRAM1_BA=dram_ba;//sdram1addressbus13bits211assignoDRAM1_CAS_N=dram_cas_n;//sdram1bankaddress212assignoDRAM1_CKE=dram_cke;//sdram1columnaddressstrobe213assignoDRAM1_CS_N=dram_cs_n;//sdram1clockenable214assignoDRAM1_LDQM0=dram_dqm[2];//sdram1chipselect215assignoDRAM1_UDQM1=dram_dqm[3];//sdram1low-bytedatamask216assignoDRAM1_RAS_N=dram_ras_n;//sdram1high-bytedatamask217assignoDRAM1_WE_N=dram_we_n;//sdram1rowaddressstrobe218//sdram1writeenable219220//LED221assignoLEDG[8]=1'b0;//nouseofledg[8]222assignoLEDR[17:2]=14'h0000;//nouseofledr[15:2]223224//NIOSIICPU225wirecpu_clk;//cpuclk226wirecpu_reset_n;//cpureset227228assigncpu_reset_n=dly_rst_2;//cpu_reset229230nios_iinios0(231//1)globalsignals:232.clk_50(iCLK_50),//50MHz233.pll_c0_system(cpu_clk),//cpuclk234.pll_c1_memory(sram_clk),//sramclk235.reset_n(cpu_reset_n),//cpureset236//the_sdram237.zs_addr_from_the_sdram(dram_a),//sdramaddress238.zs_ba_from_the_sdram(dram_ba),//sdrambankaddress239.zs_cas_n_from_the_sdram(dram_cas_n),//sdramcolumnaddressstrobe240.zs_cke_from_the_sdram(dram_cke),//sdramclockenable241.zs_cs_n_from_the_sdram(dram_cs_n),//sdramchipselect242.zs_dq_to_and_from_the_sdram(DRAM_DQ),//sdramdatabus32bits243.zs_dqm_from_the_sdram(dram_dqm),//sdramdatamask244.zs_ras_n_from_the_sdram(dram_ras_n),//sdramrowaddressstrobe245.zs_we_n_from_the_sdram(dram_we_n),//sdramwriteenable246//flash247.address_to_the_cfi_flash({oFLASH_A[21:0],flash_16bit_ip_a0}),//flashaddressbus26bits248.data_to_and_from_the_cfi_flash({FLASH_DQ15_AM1,FLASH_DQ}),//flashdatabus15bits(0to14)249.read_n_to_the_cfi_flash(oFLASH_OE_N),//flashoutputenable250.select_n_to_the_cfi_flash(oFLASH_CE_N),//flashchipenable251.write_n_to_the_cfi_flash(oFLASH_WE_N),//flashwriteenable252//the_tristate_bridge_1_avalon_slave(ssram)253.address_to_the_ssram({sram_dummy_addr0,oSRAM_A[17:0],sram_dummy_addr}),//sramaddressbus21bits254.adsc_n_to_the_ssram(oSRAM_ADSC_N),//sramcontrolleraddressstatus255.bw_n_to_the_ssram(oSRAM_BE_N),//srambytewriteenable256.bwe_n_to_the_ssram(oSRAM_WE_N),//sramwriteenabl