EDA实验
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书
姓名 xxx 学号 xxxxxxx 实验时间
课题名称
3-8译码器的设计
实验目的
1、通过一个简单的3－8译码器的设计，让学生掌握组合逻辑电路的设计方法。
2、初步掌握VHDL语言的常用语句。
3、掌握VHDL语言的基本语句及文本输入的EDA设计方法。
设计要求
设计一个3—8译码器使其满足如下真值表：
3-8译码器真值表
选通输入
二进制
输入
译码输出
S0
S1
S2
A
B
C
Y0
Y1
Y2
Y3
Y4
Y5
Y6
Y7
X
1
X
X
X
X
1
1
1
1
1
1
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1
X
X
1
X
X
X
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0
X
X
X
X
X
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0
1.采用原理图输入法利用门电路进行设计并实现仿真、下载。
2.利用VHDL语言输入进行设计并进行仿真。
设计思路
1、根据74138的功能，当S0=1，S1=0，S2=0时译码器处于工作状态。否则译码器被禁止，所有输出端被封锁在高电平。由真值表画出卡诺图，再写出对应表达式，再画出电路。
2、使用VHDL语言时，应注意头文件以及各种输入的格式，使用IF语句，CASE语句设计电路，最后再用END语句结束程序。
设计原理图及源程序
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY SA IS
PORT(
D:IN STD_LOGIC_VECTOR(2 DOWNTO 0);
S0,S1,S2:IN STD_LOGIC;
Y:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)
);
END ;
ARCHITECTURE XIANI OF SA IS
BEGIN
PROCESS(D,S0,S1,S2)
BEGIN
IF (S0='0')THEN Y<="11111111";
ELSIF(S0='1' AND S1='0' AND S2='0')THEN
IF (D(2)='0' AND D(1)='0' AND D(0)='0')THEN Y<="01111111";
ELSIF (D(2)='0' AND D(1)='0' AND D(0)='1')THEN Y<="10111111";
ELSIF (D(2)='0' AND D(1)='1' AND D(0)='0')THEN Y<="11011111";
ELSIF (D(2)='0' AND D(1)='1' AND D(0)='1')THEN Y<="11101111";
ELSIF (D(2)='1' AND D(1)='0' AND D(0)='0')THEN Y<="11110111";
ELSIF (D(2)='1' AND D(1)='0' AND D(0)='1')THEN Y<="11111011";
ELSIF (D(2)='1' AND D(1)='1' AND D(0)='0')THEN Y<="11111101";
ELSIF (D(2)='1' AND D(1)='1' AND D(0)='1')THEN Y<="11111110";
ELSE Y<="ZZZZZZZZ";
END IF;
ELSE Y<="ZZZZZZZZ";
END IF;
END PROCESS;
END;
仿真波形图
实验结果
问题讨论
比较此实验中两种输入法哪种要好一些，好在哪里？
答：使用与非门设计电路对应延时比使用程序对应延时时间短，原因是程序的每步执行都需要一定的时间，其时间比调用库中的与非门所需时间长。使用VHDL语言，设计描述与硬件无关，具有强大的硬件描述能力，设计方式多种多样。
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操作成绩
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日 期
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