Xilinx_ISE使用教程

nullXilinx公司软件平台介绍 --开发工具Xilinx公司软件平台介绍 --开发工具 ISE Design Suite涉及了FPGA设计的各个应用方面， 包括逻辑开发、数字信号处理系统以及嵌入式系统开发等 FPGA开发的主要应用领域，主要包括 1）ISE Foundation：集成开发工具 2） EDK：嵌入式开发套件 3）DSP_TOOLs：数字信号处理开发工具 4）ChipScope Pro：在线逻辑分析仪工具 5）PlanAhead：用于布局和布线等设计分析工具 Xilinx公司软件平台介绍 --软件组成Xilinx公司软件平台介绍 --软件组成Xilinx公司软件平台介绍 --ISE Foundation软件Xilinx公司软件平台介绍 --ISE Foundation软件 ISE Foundation软件是Xilinx公司推出的FPGA/CPLD 集成开发环境，不仅包括逻辑设计所需的一切，还具有 简便易用的内置式工具和向导，使得I/O分配、功耗分 析、时序驱动设计收敛、HDL仿真等关键步骤变得容易 而直观。 Xilinx公司软件平台介绍 --EDK软件Xilinx公司软件平台介绍 --EDK软件 EDK是Xilinx公司推出的FPGA嵌入式开发工具，包 括嵌入式硬件平台开发工具（Platform Studio）、嵌入式 软件开发工具（ Platform Studio SDK）、嵌入式IBM PowerPC硬件处理器核、Xilinx MicroBlaze软处理器核、 开发所需的技术文档和IP，为设计嵌入式可编程系统提供 了全面的解决 方案 气瓶 现场处置方案 .pdf气瓶 现场处置方案 .doc见习基地管理方案.doc关于群访事件的化解方案建筑工地扬尘治理专项方案下载 。 EDK10.1版还包括了最新的IP内核以优化系统设计。 同时还包括了SPI、DDR2/DMA/PS2和支持SGMII的三模 式以太网MAC等外设，FlexrayTM外设选项，以及用于 DMA的PCI Express驱动支持。Xilinx公司软件平台介绍 --DSP_Tools软件Xilinx公司软件平台介绍 --DSP_Tools软件 Xilinx公司推出了简化FPGA数字处理系统的集成开 发工具DSP Tools，快速、简易地将DSP系统的抽象算法 转化成可综合的、可靠的硬件系统，为DSP设计者扫清 了编程的障碍。DSP Tools主要包括System Genetator和 AccelDSP两部分，前者和Mathworks公司的Simulink实现 无缝链接，后者主要针对c/.m语言。 Xilinx公司软件平台介绍 --ChipScope Pro软件Xilinx公司软件平台介绍 --ChipScope Pro软件 Xilinx公司推出了在线逻辑分析仪，通过软件方式 为用户提供稳定和方便的解决方案。该在线逻辑分析仪 不仅具有逻辑分析仪的功能，而且成本低廉、操作简 单，因此具有极高的实用价值。 ChipScope Pro既可以独立使用，也可以在ISE集成 环境中使用，非常灵活，为用户提供方便和稳定的逻辑 分析解决方案，支持Spartan和Virtex全系列FPGA芯片。 ChipScope Pro将逻辑分析器。总线分析器和虚拟I/O 小型软件核直接插入到用户的设计当中，可以直接查看 任何内部信号和节点，包括嵌入式硬或软处理器。 Xilinx公司软件平台介绍 --PlanAhead软件Xilinx公司软件平台介绍 --PlanAhead软件 PlanAhead工具简化了综合与布局布线之间的设计 步骤，能够将大型设 计划 项目进度计划表范例计划下载计划下载计划下载课程教学计划下载 分成较小的、更易于管理的模 块，并集中精力优化各个模块。 此外，还提供了一个直观的环境，为用户设计提供 原理图、平面布局规划或器件图，可快速确定和改进设 计的层次，以便获得更好的结果和更有效地使用资源， 从而获得最佳的性能和更高的利用率，极大地提升了整 个设计的性能和质量。Xilinx公司ISE10.1软件介绍 --ISE设计流程Xilinx公司ISE10.1软件介绍 --ISE设计流程Xilinx公司ISE10.1软件介绍 --ISE主界面Xilinx公司ISE10.1软件介绍 --ISE主界面Xilinx公司ISE10.1软件介绍 --主要功能Xilinx公司ISE10.1软件介绍 --主要功能 ISE的主要功能包括设计输入、综合、仿真、实现和 下载，涵盖了可编程逻辑器件开发的全过程，从功能上 讲，完成CPLD/FPGA的设计流程无需借助任何第三方 EDA软件。下面简要说明各功能的作用： 1、设计输入：ISE提供的设计输入工具包括用于 HDL代码输入和查看 报告 软件系统测试报告下载sgs报告如何下载关于路面塌陷情况报告535n,sgs报告怎么下载竣工报告下载 的ISE文本编辑器（The ISE Text Editor），用于原理图编辑的工具ECS（The Engineering Capture System），用于生成IP Core的Core Generator，用于状态机设计的StateCAD以及用于约束文 件编辑的Constraint Editor等。 Xilinx公司ISE10.1软件介绍 --主要功能Xilinx公司ISE10.1软件介绍 --主要功能 2、综合：ISE的综合工具不但包含了Xilinx自身提供 的综合工具XST，同时还可以内嵌Mentor Graphics公司 的Leonardo Spectrum和Synplicity公司的Synplify，实现无 缝链接。 3、仿真：ISE本身自带了一个具有图形化波形编辑 功能的仿真工具HDL Bencher，同时又提供了使用Model Tech公司的Modelsim进行仿真的接口。 Xilinx公司ISE10.1软件介绍 --主要功能Xilinx公司ISE10.1软件介绍 --主要功能 4、实现：此功能包括了翻译、映射、布局布线等， 还具备时序分析、管脚指定以及增量设计等高级功能。 5、下载：下载功能包括了BitGen，用于将布局布线 后的设计文件转换为位流文件，还包括了IMPACT，功 能是进行芯片配置和通信，控制将程序烧写到FPGA芯片 中去。Xilinx公司ISE10.1软件介绍 --ISE主界面窗口功能概述Xilinx公司ISE10.1软件介绍 --ISE主界面窗口功能概述 1）左上角的窗口是源文件窗口，设计 工程 路基工程安全技术交底工程项目施工成本控制工程量增项单年度零星工程技术标正投影法基本原理 所包括的 文件以分层的形式列出。 2）在该子窗口的下面是处理窗口，该窗口描述的是 对于选定的设计文件可以使用的处理流程。 3）在ISE主界面最下面是脚本窗口，在该窗口中显示 了消息、错误和警告的状态。同时还有Tcl脚本的交互和 文件中查找的功能。 4）在ISE的右上角是多文档的窗口，在该窗口可以查 看html的报告，ASCII码文件、原理图和仿真波形。通过 选择View->Restore Default Layout可以恢复界面的原始设 置。Xilinx公司ISE10.1软件介绍 --源文件(source）子窗口Xilinx公司ISE10.1软件介绍 --源文件(source）子窗口 这个窗口有三个标签：源（Source）、Snapshots（快 照）、Library（库）。 源标签内显示工程名、指定的芯片和设计相关文档。 在设计视图的每一个文件都有一个相关的图标，这个 图标显示的是文件的类型（HDL文件、原理图、IP核和文 本文件）。‘+’表示该设计文件包含了更低层次的设计模 块。 标签内显示的是目前所打开文件快照。一个快照是在 该工程里所有文件的一个拷贝。通过该标签可以察看报 告、用户文档和源文件。该标签下所有的信息只读。 库标签内显示与当前工程相关的库。Xilinx公司ISE10.1软件介绍 --处理(process）子窗口Xilinx公司ISE10.1软件介绍 --处理(process）子窗口 在该窗口只有一个处理标签。该标签有下列功能： 添加已有文件； 创建新文件； 察看设计总结（访问符号产生工具，例化 模板 个人简介word模板免费下载关于员工迟到处罚通告模板康奈尔office模板下载康奈尔 笔记本 模板 下载软件方案模板免费下载 ，察看命令行历史和仿真库编辑）； 用户约束文件（访问和编辑位置和时序约束）； 综合（检查语法、综合、察看RTL和综合报告）； 设计实现（访问实现工具，设计流程报告和其它一些工具）； 产生可编程文件（访问配置工具和产生比特流文件）。Xilinx公司ISE10.1软件介绍 --脚本（transcript）子窗口Xilinx公司ISE10.1软件介绍 --脚本（transcript）子窗口 脚本子窗口有5个默认标签:Console，error，warnings ， Tcl shell，find in file。 Console标签显示错误、警告和信息。X表示错误，！表示警告。 Warning标签只显示警告消息。 Error标签只显示错误消息。 Tcl shell标签是与设计人员的交互控制台。除了显示错误、警告和信息外，还允许输入ISE特定命令。 Find in file标签显示的是选择Edit>Find in File操作后的查询结果。 Xilinx公司ISE10.1软件介绍 --工作区（Workspace）子窗口Xilinx公司ISE10.1软件介绍 --工作区（Workspace）子窗口 工作区子窗口提供了设计总结、文本编辑器、ISE 仿真器/波形编辑器、原理图编辑器功能。 设计总结提供了关于该设计工程的更高级信息，包 括信息概况、芯片资源利用报告、与布局布线相关性能 数据、约束信息和总结信息等。 源文件和其它文本文件可以通过设计人员指定的编 辑工具打开。编辑工具的选择由Edit->Preference属性决 定，默认ISE的文本编辑器，通过该编辑器可以编辑源 文件和用户文档，也可以访问语言模板。nullXilinx公司ISE10.1软件设计流程介绍 --打开ISE软件时的面板 当以前使用过该软件时会默认打开上一个工程。nullXilinx公司ISE10.1软件设计流程介绍 --创建一个新工程nullXilinx公司ISE10.1软件设计流程介绍 --创建一个新工程null这里可以新建一个文件，也可以在工程属性建立完成后在工程内新建，我们选择 NextXilinx公司ISE10.1软件设计流程介绍 --创建一个新工程null这里可以添加工程文件，也可以在工程建立后添加，我们选择NextXilinx公司ISE10.1软件设计流程介绍 --创建一个新工程null给出了整个工程大致属性FinishXilinx公司ISE10.1软件设计流程介绍 --创建一个新工程null完成后在Sources窗口中显示工程文件夹以及工程所用芯片。在该窗口中右键可以新建文件，添加已经写好的文件，添加文件并复制该文件到工程文件夹中。Xilinx公司ISE10.1软件设计流程介绍 --创建一个新工程null该文件的实体名新建文件的类型，不同的类型有着不同的功能和意义。Xilinx公司ISE10.1软件设计流程介绍 --创建一个新工程null端口名端口的类型及位数NextXilinx公司ISE10.1软件设计流程介绍 --添加实体端口null给出了该文件的概要FinishXilinx公司ISE10.1软件设计流程介绍 --添加实体端口nullXilinx公司ISE10.1软件设计流程介绍 --添加实体端口null双击gate文件自动生成实体结构生成了结构体框架 只需加入逻辑语句即可Xilinx公司ISE10.1软件设计流程介绍 --自动生成文件结构框架null添加的逻辑代码--之后为注释语句Xilinx公司ISE10.1软件设计流程介绍 --添加代码及注释nullXilinx公司ISE10.1软件设计流程介绍nullXilinx公司ISE10.1软件设计流程介绍 --添加波形仿真文件null选择所要仿真的VHDL文件NextXilinx公司ISE10.1软件设计流程介绍 --添加波形仿真文件null给出该波形文件的相关属性FinishXilinx公司ISE10.1软件设计流程介绍 --添加波形仿真文件null仿真波形的设置界面：这里显示的主要是时钟方面的设置。Xilinx公司ISE10.1软件设计流程介绍 --添加波形仿真文件null增对该工程设置方式如图波形文件长度的设置FinishXilinx公司ISE10.1软件设计流程介绍 --添加波形仿真文件nullXilinx公司ISE10.1软件设计流程介绍 --添加波形仿真文件null切换到行为仿真Xilinx公司ISE10.1软件设计流程介绍 --添加波形仿真文件nullXilinx公司ISE10.1软件设计流程介绍 --添加波形仿真文件nullXilinx公司ISE10.1软件设计流程介绍 --添加波形仿真文件nullXilinx公司ISE10.1软件设计流程介绍 --添加管脚约束文件（.UCF文件）nullXilinx公司ISE10.1软件设计流程介绍 --对管脚进行约束选中顶层文件在Processes窗口中双击进行对应管脚的约束保存关闭nullXilinx公司ISE10.1软件设计流程介绍 --对管脚进行约束nullXilinx公司ISE10.1软件设计流程介绍 --查看或修改管脚约束文件nullXilinx公司ISE10.1软件设计流程介绍 --工程实现及产生位流文件nullXilinx公司ISE10.1软件设计流程介绍 --下载bit文件nullXilinx公司ISE10.1软件设计流程介绍 --下载bit文件null 弹出的窗口是为芯片配置bit文件，选择gate.bit，点击OpenXilinx公司ISE10.1软件设计流程介绍 --下载bit文件null采用默认设置，点击okXilinx公司ISE10.1软件设计流程介绍 --下载bit文件nullXilinx公司ISE10.1软件设计流程介绍 --下载bit文件null EXCD-1开发板主要基于Xilinx Spartan 3E FPGA器件 XC3S500E-PQ208 ，板上含有2Mbytes的Flash和1024K bytes的SRAM，以及各种输入输出设备。 基于该板可以设计具有各种功能的数字系统，并可以 完成含有8位PicoBlaze 微控制器和MicroBlaze7.0软核的嵌 入式处理器系统。SOC实验室解决方案 ——EXCD-1硬件开发平台 EXCD-1硬件开发平台介绍 --硬件平台外观EXCD-1硬件开发平台介绍 --硬件平台外观EXCD-1硬件开发平台介绍 --硬件平台资源EXCD-1硬件开发平台介绍 --硬件平台资源 1）SRAM：1024Bytes静态RAM存储器(512k x 16) 2）Flash：2Mbytes Flash存储器(1M x 16) 3）按键开关：4个按键开关 4）拨码开关：8个拨码开关 5）时钟资源：50MHZ晶振 6）VGA接口:受JP2控制，JP2拨到上面为VGA模式 7）串行接口：采用DB9连接器 8）PS/2接口：采用PS/2连接器，进行鼠标/键盘连接 9） IO扩展接口：4个12脚I/O扩展接口 10）68脚SCSI接口： 外部I/O扩展接口 EXCD-1硬件开发平台介绍 --SPARTAN-3E芯片特点及功能EXCD-1硬件开发平台介绍 --SPARTAN-3E芯片特点及功能 Spartan-3E是目前Spartan系列最新的产品，具有系统 门数从10万到160万的多款芯片，是在Spartan-3成功的基 础上进一步改进的产品，提供了比Spartan-3更多的I/O端 口和更低的单位成本，是Xilinx公司性价比最高的FPGA芯 片。 由于更好地利用了90nm技术，在单位成本上实现了 更多的功能和处理带宽，是Xilinx公司新的低成本产品代 表，是ASIC的有效替代品，主要面向消费电子应用，如 宽带无线接入、家庭网络接入以及数字电视设备等。EXCD-1硬件开发平台介绍 --SPARTAN-3E芯片特点及功能EXCD-1硬件开发平台介绍 --SPARTAN-3E芯片特点及功能EXCD-1硬件开发平台介绍 --SPARTAN-3E芯片特点及功能EXCD-1硬件开发平台介绍 --SPARTAN-3E芯片特点及功能其主要特点如下： 采用90nm 工艺； 大量用户I/O端口，最多可支持376个I/O端口或者156对差分端口； 端口电压为3.3V、2.5Ｖ、1.8V、1.5V、1.2V ； 单端口传输速率可以达到622Mbps ，支持DDR接口； 最多可达36个专用乘法器、648 BRAM、231k 分布式RAM； 宽时钟频率以及多个专用数字时钟管理模块(DCM)。 PicoBlaze8位微控制器的设计实现 --设计内容PicoBlaze8位微控制器的设计实现 --设计内容 PicoBlaze 8位微控制器设计由六个实验构成： 1）实验一：Xilinx工具流程 2）实验二：Architecture Wizard和PACE 3）实验三：全局时钟约束 4）实验四：综合技术 5）实验五：核生成器（IP核生成器） 6）实验六：ChipScope Pro调试实验一：Xilinx工具流程 --设计结构原理实验一：Xilinx工具流程 --设计结构原理实验一：Xilinx工具流程 --实验任务实验一：Xilinx工具流程 --实验任务 了解ISE软件工具的使用，将完成和实现一个已经存 在的PicoBlaze设计。该实验由下面步骤实现： 步骤1：创建一个新的工程 步骤2: 添加设计文件到工程 步骤3: 汇编程序 步骤4: 完成设计 步骤5: 实现HDL行为仿真 步骤6: 实现（Implement）设计 实验一：Xilinx工具流程 --创建工程实验一：Xilinx工具流程 --创建工程 打开ISE： 点击桌面图标 ，或选择 开始->所有程序->Xilinx ISE Design Suite10.1->ISE->Project Nevigator 在ISE主界面下，在主菜单下选择File->New Project 出现下面的界面12实验一：Xilinx工具流程 --创建工程实验一：Xilinx工具流程 --创建工程 鼠标点击3实验一：Xilinx工具流程 --创建工程实验一：Xilinx工具流程 --创建工程 在Device Properties界面 中，选择合适的： 1)产品范围(product category) 2)芯片的系列(Family) 3)具体的芯片型号(Device) 4)封装类型（Package） 5)速度信息（speed） 6)综合工具（Synthesis Tool) 7)仿真工具（Simulator） 8)设计语言（Preferred Language）。 左图是参数的具体设置 鼠标点击4实验一：Xilinx工具流程 --创建工程实验一：Xilinx工具流程 --创建工程 创建新源文件 窗口，由于这些 设计文件已经存 在，在此不需要 建立新的文件。 鼠标点击5实验一：Xilinx工具流程 --创建工程实验一：Xilinx工具流程 --创建工程 左图显示添加 已经存在的文件 对话框界面。6鼠标点击实验一：Xilinx工具流程 --创建工程实验一：Xilinx工具流程 --创建工程 定位所要添 加文件的目 录，然后点击 打开按钮。7实验一：Xilinx工具流程 --创建工程实验一：Xilinx工具流程 --创建工程 文件被添加进 来，然后点击 “Next”按钮。8实验一：Xilinx工具流程 --创建工程实验一：Xilinx工具流程 --创建工程 工程总结 界面，点 击“Finish” 按钮。9实验一：Xilinx工具流程 --创建工程实验一：Xilinx工具流程 --创建工程 至此，工程 的框架就这样完 成了。10实验一：Xilinx工具流程 --创建工程实验一：Xilinx工具流程 --创建工程 主界面 又一次出现 了。 思考： 发生了什 么变化？11实验一：Xilinx工具流程 --完成设计实验一：Xilinx工具流程 --完成设计 将生成的int_test.vhd文件添加到工程中，注意这里 有很多方法： 方法1：ISE主界面下主菜单选择Project->New Source, 定位到生成的文件，然后打开该文件。 方法2：ISE主界面下的处理子窗口下，鼠标点击 Add Existing Source，然后打开该文件。 然后在主窗口中看到该文件已经被添加到工程中。 6实验一：Xilinx工具流程 --完成设计实验一：Xilinx工具流程 --完成设计 思考：深入掌握VHDL元 件声明和元件例化的方 法。并打开顶层设计文件 进行分析，分析文件的结 构。实验一：Xilinx工具流程 --仿真设计实验一：Xilinx工具流程 --仿真设计 测试平台以行为级描述为主，不使用寄存器传输级的描述形式。 测试向量的生成可以使用两种方法： 1）波形文件 2）HDL语言描述思考：到底那个方法好？为什么？ 波形直观，适合小规模设计的测试向量的生成 HDL语言描述，不直观，但灵活性非常好，设计越 复杂，其优越性就越明显。实验一：Xilinx工具流程 --仿真设计实验一：Xilinx工具流程 --仿真设计 下面先添加测试向量文件，然后再分析，这样就 能掌握和适应HDL语言描述测试平台的方法。 在主菜单下，选择Project->Add Copy of Source 并打开测试向量文件test_bench.vhd，该文件就被添加 到工程中。思考：分析工程文件结构？ 1实验一：Xilinx工具流程 --仿真测试文件实验一：Xilinx工具流程 --仿真测试文件 顶层设计文件 在测试平台文件 中被声明和例 化，表明测试是 对顶层设计文件 进行的。声明部分实验一：Xilinx工具流程 --仿真测试文件（难点）实验一：Xilinx工具流程 --仿真测试文件（难点）例化部分软件仿真中，时钟信号的激励，产生周期时钟信号 使用VHDL语言中的行为描述语句实验一：Xilinx工具流程 --仿真测试文件实验一：Xilinx工具流程 --仿真测试文件软件仿真中，中断信号的激励，产生中断脉冲信号 使用VHDL语言中的行为描述语句来描述。实验一：Xilinx工具流程 --仿真设计实验一：Xilinx工具流程 --仿真设计 仿真参数及环境的设置。在处理子窗口，选择 Xilinx ISE Simulator,并展开选择Simulate Behavioral Model,点击鼠标右键，选择Properties…，点击鼠标右 键，出现后面的界面2实验一：Xilinx工具流程 --仿真设计实验一：Xilinx工具流程 --仿真设计 修改仿真 的时间长度 25000ns,点 击OK,接受修 改的参数。 2实验一：Xilinx工具流程 --仿真设计实验一：Xilinx工具流程 --仿真设计 在处理子窗口，选择Xilinx ISE Simulator,并展开选 择Simulate Behavioral Model，并用鼠标双击。 小圆圈开始转动，仿真过程开始，不要着急，此 时，ISE要完成一项重要的工作就是要生成行为级仿真 的模型，稍微等一下，下面的窗口就出现了。3实验一：Xilinx工具流程 --仿真设计实验一：Xilinx工具流程 --仿真设计 看到仿真的结果，思考：如何分析仿真的结 果？如果你想看到更多内部的信号，下面将告诉 你，如何做。4实验一：Xilinx工具流程 --仿真设计实验一：Xilinx工具流程 --仿真设计 这张图说明了这个过 程： 1)在Source窗口展开 kcpsm3_int_test 2)在下面的窗口选中address[9：0]，并点击鼠标右键 3）选择Add To Waveform, 想要观察的信号终于出现 了。实验一：Xilinx工具流程 --设计综合实验一：Xilinx工具流程 --设计综合 行为级综合可以自动将系统直接从行为级描述综合 为寄存器传输级描述。 行为级综合的输入为系统的行为级描述，输出为寄 存器传输级描述的数据通路。 行为级综合工具可以让设计者从更加接近系统概念 模型的角度来设计系统。同时，行为级综合工具能让设 计者对于最终设计电路的面积、性能、功耗以及可测性 进行很方便地优化。 行为级综合所需要完成的任务从广义上来说可以分 为分配、调度以及绑定。实验一：Xilinx工具流程 --设计综合实验一：Xilinx工具流程 --设计综合 Xilinx综合工具在对设计的综合过程中，主要执行以 下三个步骤： 1)语法检查过程，检查设计文件语法是否有错误； 2)编译过程，翻译和优化HDL代码，将其转换为综合 工具可以识别的元件序列； 3)映射过程，将这些可识别的元件序列转换为可识 别的目标技术的基本元件； 实验一：Xilinx工具流程 --设计综合实验一：Xilinx工具流程 --设计综合 在ISE的主界面的处理子 窗口的synthesis的工具可以完 成下面的任务： 1）查看综合报告(view Synthesis Report) 2）查看RTL原理图(View RTL schematic） 3）查看技术原理图(View Technology Schematic) 4）检查语法(Check Syntax) 5）产生综合后仿真模型 (Generate Post-Synthesis Simulation Model)。实验一：Xilinx工具流程 --设计综合属性设置实验一：Xilinx工具流程 --设计综合属性设置 在处理子窗口 下，选择Synthesis- XST,单击鼠标右键, 选择Properities… 出现下面的窗口 注意：看起来好像 很复杂，但是掌握方 法，就知道其中的奥 妙了，实验一：Xilinx工具流程 --设计综合属性设置实验一：Xilinx工具流程 --设计综合属性设置 如果你想彻底 的弄懂，参考文献 会告诉你全部的答 案。 其实，对于竞 赛和教学没必要都 弄清楚，这点要切 记。实验一：Xilinx工具流程 --设计综合实验一：Xilinx工具流程 --设计综合 实现综合很简单，只需在处理子窗口中，用鼠标双 击Synthesize-XST,小圆圈出现，并且在控制台窗口， 显示综合过程中的信息。当出现绿色小圆圈的时候， 综合就完成了。 下面将揭开综合过程的一些迷，目的深入了解XST 的综合过程。1实验一：Xilinx工具流程 --设计综合实验一：Xilinx工具流程 --设计综合 查看RTL符号2双击，展开，内部结构一目了然实验一：Xilinx工具流程 --设计综合实验一：Xilinx工具流程 --设计综合实验一：Xilinx工具流程 --设计实现实验一：Xilinx工具流程 --设计实现 在ISE中的实现（Implement）过程，是将综合输出 的逻辑网表翻译成所选器件的底层模块与硬件原语，将 设计映射到器件结构上，进行布局布线，达到在选定器 件上实现设计的目的。实验一：Xilinx工具流程 --设计实现实验一：Xilinx工具流程 --设计实现 实现过程主要分为3个步骤：翻译（Translate）逻辑 网表，映射（Map）到器件单元与布局布线（Place & Route）。 翻译的主要作用是将综合输出的逻辑网表翻译为 Xilinx特定器件的底层结构和硬件原语。 映射的主要作用是将设计映射到具体型号的器件 上。 布局布线的主要作用是调用Xilinx布局布线器，根据 用户约束和物理约束，对设计模块进行实际的布局，并 根据设计连接，对布局后的模块进行布线，产生PLD配 置文件。 实验一：Xilinx工具流程 --设计实现实验一：Xilinx工具流程 --设计实现实验一：Xilinx工具流程 --设计实现参数设置实验一：Xilinx工具流程 --设计实现参数设置 选择Implement Design, 点击鼠标左键，选择 Properties…,出现下面的属 性设置界面。实验一：Xilinx工具流程 --设计实现参数设置实验一：Xilinx工具流程 --设计实现参数设置 如果你想彻底 的弄懂，参考文献 会告诉你全部的答 案。 其实，对于竞 赛和教学没必要都 弄清楚，这点要切 记。 实验一：Xilinx工具流程 --设计实现实验一：Xilinx工具流程 --设计实现 实现很简单，只需在处理子窗口中，用鼠标双 击Implement Design,小圆圈出现，并且在控制台窗口， 显示综合过程中的信息。当出现绿色小圆圈的时候， 综合就完成了。 下面将揭开实现过程的一些迷，目的深入了解XST 的实现过程。 1实验一：Xilinx工具流程 --设计实现实验一：Xilinx工具流程 --设计实现 实现结果的查看。2实验一：Xilinx工具流程 --设计实现实验一：Xilinx工具流程 --设计实现 布局布线的查看，芯片内部结构一目了然3放大实验一：Xilinx工具流程 --设计实现实验一：Xilinx工具流程 --设计实现实验二：Architecture Wizard和PACE --设计目标实验二：Architecture Wizard和PACE --设计目标 Architecture Wizard使设计人员配置和添加FPGA资 源到设计。PACE使设计人员添加位置约束到设计。 实验二的设计目标: 1）使用Architecture Wizard来配置和初始化DCM（Digital Controller Management） 2）使用PACE来实现位置约束 3）实现设计，并确保使用了位置约束 4）使用硬件下载和测试设计。实验二：Architecture Wizard和PACE --设计步骤实验二：Architecture Wizard和PACE --设计步骤 该实验包含下面几个步骤： 1）配置DCM 2）初始化DCM 3）分配引脚位置 4）用硬件测试设计 实验二：Architecture Wizard和PACE --设计原理实验二：Architecture Wizard和PACE --设计原理 实验工程VHDL设计结构。 1）连接KCPSM3和程序ROM； 2）将UART宏和KCPSM3连接-输入/输出端口和波特 率时钟； 3）使用固定间隔的定时器产生中断，使用中断响应信 号。 思考：打开工程分析顶层文件，了解上面功能实现 的方法实验二：Architecture Wizard和PACE --设计原理实验二：Architecture Wizard和PACE --设计原理实验二：Architecture Wizard和PACE --设计原理实验二：Architecture Wizard和PACE --设计原理实验二：Architecture Wizard和PACE --设计原理实验二：Architecture Wizard和PACE --设计原理实验二：Architecture Wizard和PACE --设计原理(输入端口）实验二：Architecture Wizard和PACE --设计原理(输入端口）实验二：Architecture Wizard和PACE --设计原理（输出端口）实验二：Architecture Wizard和PACE --设计原理（输出端口）实验二：Architecture Wizard和PACE --设计原理(输入端口）实验二：Architecture Wizard和PACE --设计原理(输入端口） Rx宏及操作时序实验二：Architecture Wizard和PACE --设计原理（输出端口）实验二：Architecture Wizard和PACE --设计原理（输出端口）UART_Tx宏及操作时序实验二：Architecture Wizard和PACE --UART波特率生成实验二：Architecture Wizard和PACE --UART波特率生成实验二：Architecture Wizard和PACE --PicoBlaze内的RAM空间的分配实验二：Architecture Wizard和PACE --PicoBlaze内的RAM空间的分配实验二：Architecture Wizard和PACE --软件发送策略实验二：Architecture Wizard和PACE --软件发送策略实验二：Architecture Wizard和PACE --软件接收策略实验二：Architecture Wizard和PACE --软件接收策略实验二：Architecture Wizard和PACE --设计原理实验二：Architecture Wizard和PACE --设计原理 该设计要求一个55MHz时钟。硬件开发平台上包含 有50MHz时钟，使用Architecture Wizard来产生DCM， 该DCM输出55MHz时钟，并例化该模块到设计中。实验二：Architecture Wizard和PACE --DCM原理实验二：Architecture Wizard和PACE --DCM原理 数字时钟管理模块（Digital Clock Manager， DCM）是基于Xilinx的高端FPGA产品中内嵌的IP模块。 在时钟的管理与控制方面，DCM与其它时钟管理模块 （比如DLL），功能更强大，使用更灵活。DCM的功能 包括消除时钟的延时、频率的合成、时钟相位的调整等系 统方面的需求。DCM的主要优点在于： 1、实现零时钟偏移（Skew），消除时钟分配延迟， 并实现时钟闭环控制； 2、时钟可以映射到PCB上用于同步外部芯片，这样就 减少了对外部芯片的要求，将芯片内外的时钟控制一体 化，以利于系统设计。实验二：Architecture Wizard和PACE --DCM原理实验二：Architecture Wizard和PACE --DCM原理 DCM共由四部分组成，其中包括DLL模块、数字频 率合成器DFS（Digital Frequency Synthesizer）、数字移 相器DPS（Digital Phase Shifter）和数字频谱扩展器DSS （Digital Spread Spectrum）。 对于DCM模块来说，其用户需要配置的参数包括输 入时钟频率范围、输出时钟频率范围、输入/输出时钟允 许抖动范围等。 实验二：Architecture Wizard和PACE --DCM符号实验二：Architecture Wizard和PACE --DCM符号实验二：Architecture Wizard和PACE --配置DCM模块实验二：Architecture Wizard和PACE --配置DCM模块 打开lab2工程，在处理子窗口中，双击Create New Source，弹出下面的窗口，选择IP，并输入文件名1 my_dcm， 点击 “Next”。 下面解释选 项： 实验二：Architecture Wizard和PACE --配置DCM模块实验二：Architecture Wizard和PACE --配置DCM模块在线逻辑分析仪生成向导 IP核生成器向导 约束实现向导 原理图生成向导 状态图生成向导 仿真用测试波形生成向导 Verilog语言模块输入向导 用Verilog生成仿真平台向导 VHDL语言模块输入向导 VHDL库生成向导 VHDL程序包生成向导 用VHDL语言生成仿真平台向导实验二：Architecture Wizard和PACE --配置DCM模块实验二：Architecture Wizard和PACE --配置DCM模块 IP（Intelligent Property）核是具有知识产权核的集 成电路芯核总称，是经过反复验证过的、具有特定功能 的宏模块，与芯片制造工艺无关，可以移植到不同的半 导体工艺中。 到了SOC阶段，IP核设计已成为ASIC电路设计公司 和FPGA提供商的重要任务，也是其实力体现。对于 FPGA开发软件，其提供的IP核越丰富，用户的设计就越 方便，其市场占用率就越高。目前，IP核已经变成系统 设计的基本单元，并作为独立设计成果被交换、转让和 销售。实验二：Architecture Wizard和PACE --配置DCM模块实验二：Architecture Wizard和PACE --配置DCM模块 从IP核的提供方式上，通常将其分为软核、硬核和 固核这3类。从完成IP核所花费的成本来讲，硬核代价 最大；从使用灵活性来讲，软核的可复用使用性最高。 软核在EDA设计领域指的是综合之前的寄存器传输 级（RTL）模型(比如KCSPM3)； 固核在EDA设计领域指的是带有平面规划信息的网 表； 硬核在EDA设计领域指经过验证的设计版图（芯片 内专用的宏模块，比如DCM）；实验二：Architecture Wizard和PACE --配置DCM模块实验二：Architecture Wizard和PACE --配置DCM模块 按下图选择模块，并点击“Next”按钮，然后点 击 “Finish”按钮。出现下面的界面：2实验二：Architecture Wizard和PACE --配置DCM模块实验二：Architecture Wizard和PACE --配置DCM模块 按右图配置，并点 击“Next”按钮。3实验二：Architecture Wizard和PACE --配置DCM模块实验二：Architecture Wizard和PACE --配置DCM模块 按下图配置，并点击“Next”按钮。4实验二：Architecture Wizard和PACE --配置DCM模块实验二：Architecture Wizard和PACE --配置DCM模块 按右图配置，并点击“Finish”按钮。5实验二：Architecture Wizard和PACE --配置DCM模块实验二：Architecture Wizard和PACE --配置DCM模块 查看工程文件，看到my_dcm加入到工程中，下面将该模块添加到设计中6实验二：Architecture Wizard和PACE --声明和例化DCM模块实验二：Architecture Wizard和PACE --声明和例化DCM模块 在工程窗口中选中my_dcm.xaw文件； 在处理子窗口中，选择View HDL Instatiation Template ，并双击产生例化模版。12实验二：Architecture Wizard和PACE --声明和例化DCM模块实验二：Architecture Wizard和PACE --声明和例化DCM模块 添加元件声明语句到： 添加元件例化语句到 ，并完成程序例化34实验二：Architecture Wizard和PACE --声明和例化DCM模块实验二：Architecture Wizard和PACE --声明和例化DCM模块 打开文件uart_clock.vhd，在该位置添加： -- Signals for DCM signal clk55MHz : std_logic; 在顶层实体文件中，添加端口， 保存文件567实验二：Architecture Wizard和PACE --分配引脚位置实验二：Architecture Wizard和PACE --分配引脚位置实验二：Architecture Wizard和PACE --分配引脚位置实验二：Architecture Wizard和PACE --分配引脚位置 将使用PACE来为设计分配引脚。并且验证引脚分配报 告。 在工程下，选中uart_clock.vhd文件 在处理子窗口中，选择User Contraints, 并展开，选 择Floorplan IO-Pre-Synthesis,并 双击。12实验二：Architecture Wizard和PACE --分配引脚位置（约束目标）实验二：Architecture Wizard和PACE --分配引脚位置（约束目标）clk:与50MHz晶振连接，位置为FPGA芯片的P80引脚 lock:连接到led0,位置为FPGA芯片的p33 alarm:连接到led1,位置为FPGA芯片的p31 rx:连接到MAX323芯片的接收数据端，位置为FPGA的p184 tx:连接到MAX323芯片的发送数据端，位置为FPGA的p18实验二：Architecture Wizard和PACE --分配引脚位置实验二：Architecture Wizard和PACE --分配引脚位置 按下图输入引脚的位置 保存设置34实验二：Architecture Wizard和PACE --查看引脚分配和内部逻辑的关系实验二：Architecture Wizard和PACE --查看引脚分配和内部逻辑的关系 在Device Architecture窗口中，将其放大，直到能 看到引脚的标号。 退出PACE。56实验二：Architecture Wizard和PACE --查看引脚分配实验二：Architecture Wizard和PACE --查看引脚分配 在工程窗口中，选中uart_clock.ucf文件，并在处理 子窗口中，选择User Constraints,并展开，选择Edit Contraints(Text)，并点击打开。7实验二：Architecture Wizard和PACE --查看引脚分配实验二：Architecture Wizard和PACE --查看引脚分配实验三：全局时钟约束 --实验内容实验三：全局时钟约束 --实验内容 该设计将通过输入全局时钟约束条件来指定时序要 求，并且通过使用各种时序报告来分析设计性能。将完 成PicoBlaze设计，仿真和使用硬件进行测试。 1）使用Xilinx约束编辑器来输入全局时序约束； 2）使用映射后静态时序报告来观察时序约束的可 靠性； 3）使用布局布线后静态时序报告来观察时序约束 的可靠性。 实验三：全局时钟约束 --时序约束的重要性实验三：全局时钟约束 --时序约束的重要性有全局时钟约束条件无全局时序约束条件逻辑任意布局 逻辑布局被约束后，结果使设计后系 统运行速度更快逻辑放在靠近 引脚的位置实验三：全局时钟约束 --时序约束的重要性实验三：全局时钟约束 --时序约束的重要性实验三：全局时钟约束 --使用精确的时序信息实验三：全局时钟约束 --使用精确的时序信息在源和目的触发器之间的时钟抖动； 同步元件在下降沿的锁存； 不相等的占空比； 时钟输入抖动；实验三：全局时钟约束 --周期约束实验三：全局时钟约束 --周期约束时钟50%的占空比 PERIOD 约束为10 ns 由于FF2将在时钟的下降沿锁存 ，所以在两个触发器之间的路径应约束到10ns的50%=5ns实验三：全局时钟约束 --周期约束实验三：全局时钟约束 --周期约束 时钟的不确定性在全局约束计算中被自动的考虑进 去。实验三：全局时钟约束 --OFFSET约束实验三：全局时钟约束 --OFFSET约束约束I/O引脚到/从同步元件（与响应的时钟关联）。实验三：全局时钟约束 --OFFSET约束计算实验三：全局时钟约束 --OFFSET约束计算 OFFSET IN = T_data_In - T_clk_In OFFSET OUT = T_data_Out + T_clk_Out实验三：全局时钟约束 --PAD-PAD约束实验三：全局时钟约束 --PAD-PAD约束 遍及I/O到I/O的路径上只含有组合逻辑电路。实验三：全局时钟约束 --设计原理实验三：全局时钟约束 --设计原理该设计写PicoBlaze汇编程序完成闭环自测试。实验三：全局时钟约束 --设计原理实验三：全局时钟约束 --设计原理 第一个闭环测试：将在LED上显示开关的设置。 第二个闭环测试：将在串口上回显接收到的数据。实验三：全局时钟约束 --汇编程序模版实验三：全局时钟约束 --汇编程序模版 汇编程序模版，program.psm,该程序创建闭环应用 程序。下面将生成program.vhd加到PicoBlaze设计中。 打开ISE10.1软件； 在ISE菜单选择File->Open Project，找到lab3文件夹，然后打开time_const.ise工程； 按前面的步骤，在DOS窗口中汇编program.psm程序： kcpsm3 program； 添加生成的RO