下载

1下载券

加入VIP
  • 专属下载特权
  • 现金文档折扣购买
  • VIP免费专区
  • 千万文档免费下载

上传资料

关闭

关闭

关闭

封号提示

内容

首页 XILINX+ISE+14.1设计教程

XILINX+ISE+14.1设计教程.ppt

XILINX+ISE+14.1设计教程

鬼谷人
2012-12-29 0人阅读 举报 0 0 暂无简介

简介:本文档为《XILINX+ISE+14.1设计教程ppt》,可适用于IT/计算机领域

传统数字系统设计流程传统数字系统设计流程现代数字系统设计流程现代数字系统设计流程ISE集成开发环境介绍主界面介绍ISE集成开发环境介绍主界面介绍基于VHDL语言的ISE设计流程一个数字系统的设计原理基于VHDL语言的ISE设计流程一个数字系统的设计原理基于VHDL语言的ISE设计流程设计内容基于VHDL语言的ISE设计流程设计内容使用ISE完成一个数字系统的设计其内容包括:工程的建立三位计数器的设计设计综合和查看综合结果三位计数器设计仿真分频器的设计用户约束的添加和设计实现布局布线结果的查看设计下载到FPGA芯片PROM文件的生成和下载到PROM中基于VHDL语言的ISE设计流程启动ISE软件方法:在开始菜单下找到ISE的启动图标方法:在桌面上找到ISE图标点击该图标启动ISE软件基于VHDL语言的ISE设计流程新建工程基于VHDL语言的ISE设计流程新建工程基于VHDL语言的ISE设计流程新建工程基于VHDL语言的ISE设计流程新建工程输入工程名字:counter工程所在的目录基于VHDL语言的ISE设计流程新建工程基于VHDL语言的ISE设计流程新建工程基于VHDL语言的ISE设计流程创建一个新工程基于VHDL语言的ISE设计流程创建一个新工程基于VHDL语言的ISE设计流程创建一个新工程基于VHDL语言的ISE设计流程创建一个新工程基于VHDL语言的ISE设计流程创建一个新的设计文件基于VHDL语言的ISE设计流程创建一个新的设计文件基于VHDL语言的ISE设计流程创建一个新的设计文件基于VHDL语言的ISE设计流程创建一个新的设计文件基于VHDL语言的ISE设计流程创建一个新的设计文件基于VHDL语言的ISE设计流程创建一个新的设计文件基于VHDL语言的ISE设计流程创建一个新的设计文件基于VHDL语言的ISE设计流程创建一个新的设计文件设计总结基于VHDL语言的ISE设计流程创建一个新的设计文件基于VHDL语言的ISE设计流程创建一个新的设计文件基于VHDL语言的ISE设计流程创建一个新的设计文件基于VHDL语言的ISE设计流程创建一个新的设计文件基于VHDL语言的ISE设计流程创建一个新的设计文件基于VHDL语言的ISE设计流程创建一个新的设计文件基于VHDL语言的ISE设计流程创建一个新的设计文件基于VHDL语言的ISE设计流程创建一个新的设计文件下一步对该模块进行综合基于VHDL语言的ISE设计流程对该设计文件进行综合基于VHDL语言的ISE设计流程对该设计文件进行综合行为级综合可以自动将系统直接从行为级描述综合为寄存器传输级描述。行为级综合的输入为系统的行为级描述输出为寄存器传输级描述的数据通路。行为级综合工具可以让设计者从更加接近系统概念模型的角度来设计系统。同时行为级综合工具能让设计者对于最终设计电路的面积、性能、功耗以及可测性进行很方便地优化。行为级综合所需要完成的任务从广义上来说可以分为分配、调度以及绑定。基于VHDL语言的ISE设计流程对该设计文件进行综合基于VHDL语言的ISE设计流程对该设计文件进行综合在ISE的主界面的处理子窗口的synthesis的工具可以完成下面的任务:查看RTL原理图(ViewRTLschematic)查看技术原理图(ViewTechnologySchematic)检查语法(CheckSyntax)产生综合后仿真模型(GeneratePostSynthesisSimulationModel)。基于VHDL语言的ISE设计流程对该设计文件进行综合基于VHDL语言的ISE设计流程对该设计文件进行综合基于VHDL语言的ISE设计流程对该设计文件进行综合基于VHDL语言的ISE设计流程对该设计文件进行综合综合工具在对设计的综合过程中主要执行以下三个步骤:语法检查过程检查设计文件语法是否有错误编译过程翻译和优化HDL代码将其转换为综合工具可以识别的元件序列映射过程将这些可识别的元件序列转换为可识别的目标技术的基本元件基于VHDL语言的ISE设计流程查看综合后的结果基于VHDL语言的ISE设计流程查看综合后的结果通过查看综合后的结果,就会清楚地理解到底什么是综合?综合的本质特征。基于VHDL语言的ISE设计流程查看综合后的结果基于VHDL语言的ISE设计流程查看综合后的结果基于VHDL语言的ISE设计流程查看综合后的结果基于VHDL语言的ISE设计流程查看综合后的结果基于VHDL语言的ISE设计流程查看综合后的结果基于VHDL语言的ISE设计流程查看综合后的结果基于VHDL语言的ISE设计流程揭开LUT的秘密基于VHDL语言的ISE设计流程揭开LUT的秘密终于明白了FPGA的LUT是怎么实现逻辑功能的基于VHDL语言的ISE设计流程对该设计进行行为仿真基于VHDL语言的ISE设计流程对该设计进行行为仿真基于VHDL语言的ISE设计流程对该设计进行行为仿真基于VHDL语言的ISE设计流程对该设计进行行为仿真基于VHDL语言的ISE设计流程对该设计进行行为仿真基于VHDL语言的ISE设计流程对该设计进行行为仿真基于VHDL语言的ISE设计流程对该设计进行行为仿真基于VHDL语言的ISE设计流程对该设计进行行为仿真基于VHDL语言的ISE设计流程对该设计进行行为仿真基于VHDL语言的ISE设计流程对该设计进行行为仿真基于VHDL语言的ISE设计流程对该设计进行行为仿真基于VHDL语言的ISE设计流程对该设计进行行为仿真基于VHDL语言的ISE设计流程对该设计进行行为仿真基于VHDL语言的ISE设计流程对该设计进行行为仿真基于VHDL语言的ISE设计流程对该设计进行行为仿真基于VHDL语言的ISE设计流程对该设计进行行为仿真基于VHDL语言的ISE设计流程对该设计进行行为仿真基于VHDL语言的ISE设计流程对该设计进行行为仿真基于VHDL语言的ISE设计流程对该设计进行行为仿真基于VHDL语言的ISE设计流程对该设计进行行为仿真基于VHDL语言的ISE设计流程对该设计进行行为仿真基于VHDL语言的ISE设计流程对该设计进行行为仿真关闭整个仿真窗口,继续下面的设计,为了将来在硬件上看到灯的变化所反映的计数器的工作状态,需要在topvhd设计文件,添加分频时钟部分代码,基于VHDL语言的ISE设计流程对该设计继续添加代码基于VHDL语言的ISE设计流程对该设计继续添加代码基于VHDL语言的ISE设计流程对该设计继续添加代码基于VHDL语言的ISE设计流程对该设计继续添加代码基于VHDL语言的ISE设计流程对该设计继续添加代码基于VHDL语言的ISE设计流程对该设计继续添加代码基于VHDL语言的ISE设计流程添加实现约束文件基于VHDL语言的ISE设计流程添加实现约束文件基于VHDL语言的ISE设计流程添加实现约束文件基于VHDL语言的ISE设计流程添加实现约束文件基于VHDL语言的ISE设计流程添加实现约束文件基于VHDL语言的ISE设计流程添加实现约束文件基于VHDL语言的ISE设计流程添加实现约束文件基于VHDL语言的ISE设计流程添加实现约束文件基于VHDL语言的ISE设计流程添加实现约束文件基于VHDL语言的ISE设计流程添加实现约束文件基于VHDL语言的ISE设计流程添加实现约束文件基于VHDL语言的ISE设计流程添加实现约束文件基于VHDL语言的ISE设计流程添加实现约束文件基于VHDL语言的ISE设计流程添加实现约束文件保存引脚约束,并退出该界面基于VHDL语言的ISE设计流程实现设计基于VHDL语言的ISE设计流程实现设计基于VHDL语言的ISE设计流程实现设计基于VHDL语言的ISE设计流程实现设计基于VHDL语言的ISE设计流程查看布局布线后结果基于VHDL语言的ISE设计流程查看布局布线后结果基于VHDL语言的ISE设计流程查看布局布线后结果基于VHDL语言的ISE设计流程查看布局布线后结果基于VHDL语言的ISE设计流程查看布局布线后结果基于VHDL语言的ISE设计流程查看布局布线后结果基于VHDL语言的ISE设计流程查看布局布线后结果基于VHDL语言的ISE设计流程查看布局布线后结果关闭FPGAEditor界面基于VHDL语言的ISE设计流程下载设计到FPGA芯片基于VHDL语言的ISE设计流程下载设计到FPGA芯片准备工作:将HEP的USBJTAG电缆分别和计算机USB接口及EXCD目标板上的JTAG针插口连接计算机自动安装JTAG驱动程序给EXCD目标板上电基于VHDL语言的ISE设计流程下载设计到FPGA芯片基于VHDL语言的ISE设计流程下载设计到FPGA芯片基于VHDL语言的ISE设计流程下载设计到FPGA芯片基于VHDL语言的ISE设计流程下载设计到FPGA芯片基于VHDL语言的ISE设计流程下载设计到FPGA芯片基于VHDL语言的ISE设计流程下载设计到FPGA芯片基于VHDL语言的ISE设计流程下载设计到FPGA芯片基于VHDL语言的ISE设计流程下载设计到FPGA芯片基于VHDL语言的ISE设计流程下载设计到FPGA芯片基于VHDL语言的ISE设计流程下载设计到FPGA芯片基于VHDL语言的ISE设计流程下载设计到FPGA芯片基于VHDL语言的ISE设计流程下载设计到FPGA芯片基于VHDL语言的ISE设计流程下载设计到FPGA芯片基于VHDL语言的ISE设计流程下载设计到FPGA芯片基于VHDL语言的ISE设计流程下载设计到FPGA芯片基于VHDL语言的ISE设计流程下载设计到FPGA芯片基于VHDL语言的ISE设计流程下载设计到FPGA芯片基于VHDL语言的ISE设计流程下载设计到FPGA芯片基于VHDL语言的ISE设计流程下载设计到FPGA芯片基于VHDL语言的ISE设计流程下载设计到FPGA芯片基于VHDL语言的ISE设计流程生成PROM文件并下载到PROM基于VHDL语言的ISE设计流程生成PROM文件并下载到PROM基于VHDL语言的ISE设计流程生成PROM文件并下载到PROM基于VHDL语言的ISE设计流程生成PROM文件并下载到PROM基于VHDL语言的ISE设计流程生成PROM文件并下载到PROM基于VHDL语言的ISE设计流程生成PROM文件并下载到PROM基于VHDL语言的ISE设计流程生成PROM文件并下载到PROM基于VHDL语言的ISE设计流程生成PROM文件并下载到PROM基于VHDL语言的ISE设计流程生成PROM文件并下载到PROM基于VHDL语言的ISE设计流程生成PROM文件并下载到PROM基于VHDL语言的ISE设计流程生成PROM文件并下载到PROM基于VHDL语言的ISE设计流程生成PROM文件并下载到PROM基于VHDL语言的ISE设计流程生成PROM文件并下载到PROM基于VHDL语言的ISE设计流程生成PROM文件并下载到PROM基于VHDL语言的ISE设计流程生成PROM文件并下载到PROM基于VHDL语言的ISE设计流程生成PROM文件并下载到PROM基于VHDL语言的ISE设计流程生成PROM文件并下载到PROM基于VHDL语言的ISE设计流程生成PROM文件并下载到PROM基于VHDL语言的ISE设计流程生成PROM文件并下载到PROM基于VHDL语言的ISE设计流程生成PROM文件并下载到PROM关闭该界面基于VHDL语言的ISE设计流程生成PROM文件并下载到PROM基于VHDL语言的ISE设计流程生成PROM文件并下载到PROM下面将生成的PROM文件烧到PROM芯片中。基于VHDL语言的ISE设计流程生成PROM文件并下载到PROM基于VHDL语言的ISE设计流程生成PROM文件并下载到PROM基于VHDL语言的ISE设计流程生成PROM文件并下载到PROM基于VHDL语言的ISE设计流程生成PROM文件并下载到PROM基于VHDL语言的ISE设计流程生成PROM文件并下载到PROM基于VHDL语言的ISE设计流程生成PROM文件并下载到PROM基于VHDL语言的ISE设计流程生成PROM文件并下载到PROM基于VHDL语言的ISE设计流程生成PROM文件并下载到PROM基于VHDL语言的ISE设计流程生成PROM文件并下载到PROM基于VHDL语言的ISE设计流程生成PROM文件并下载到PROM关闭电源重新上电程序从PROM自动引导到FPGA芯片中。关闭配置界面不保存任何信息。(一定不要保存任何信息)

用户评价(0)

关闭

新课改视野下建构高中语文教学实验成果报告(32KB)

抱歉,积分不足下载失败,请稍后再试!

提示

试读已结束,如需要继续阅读或者下载,敬请购买!

文档小程序码

使用微信“扫一扫”扫码寻找文档

1

打开微信

2

扫描小程序码

3

发布寻找信息

4

等待寻找结果

我知道了
评分:

/83

XILINX+ISE+14.1设计教程

VIP

在线
客服

免费
邮箱

爱问共享资料服务号

扫描关注领取更多福利