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EDA实验指导书EDA实验指导书 物理与电子工程学院 EDA实验室 2008年9月 目 录 实验一 简单逻辑电路设计与仿真 .............................................................................2 实验二 寄存器电路设计仿真与下载 .........................................................................5 实验三 层次化设计、仿真与下载 .................

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EDA实验指导书 物理与电子工程学院 EDA实验室 2008年9月 目 录 实验一 简单逻辑电路 设计 领导形象设计圆作业设计ao工艺污水处理厂设计附属工程施工组织设计清扫机器人结构设计 与仿真 .............................................................................2 实验二 寄存器电路设计仿真与下载 .........................................................................5 实验三 层次化设计、仿真与下载 ............................................................................ 7 实验四 简单电路的VHDL语言描述 ........................................................................8 实验五 数字秒表的设计 .......................................................................................... 10 实验六 用PROTEL99SE绘制电路原理图 .............................................................. 13 实验七 Protel 原理图高级应用及PCB库元件建立 ............................................... 15 实验八 Protel 99SE PCB设计 .................................................................................. 17 附录 ZYE1502D实验仪主板与EP10K10下载板连接关系表 ................................. 19 1 实验一 简单逻辑电路设计与仿真 一( 实验目的 1( 学习并掌握MAX+PLUSII CPLD开发系统的基本操作。 2( 掌握简单逻辑电路的设计 方法 快递客服问题件处理详细方法山木方法pdf计算方法pdf华与华方法下载八字理论方法下载 与功能仿真技巧。 二( 实验仪器设备 1( PC机,1台 2( MAX+PLUSII CPLD软件开发系统,1套 三( 实验预习要求 1( 预习教材中的相关内容; 2( 预习老师教学演示的相关内容; 3( 阅读并熟悉本次实验内容。 四( 实验内容 用D触发器设计一个模为4的计数器并进行功能仿真。要求 (1) 设置1个时钟脉冲输入端,取名为clk; (2) 设置1个计数器清零端,取名为reset; (3) 设置2个计数状态输出端,取名为Q1,Q0; (4) 按2进制加法规律计数; (5) 进行电路功能仿真与验证。 五( 实验操作步骤 (1)开机,进入MAX+PLUSII CPLD开发系统; (2)在D盘建立自己的目录(注意要以英文命名); (3)在主菜单中选NEW,从输入文件类型选择菜单中选图形编辑文件输入方式,见图1-1。 (4)在空白屏幕上双击,从元件库中确定并选择基本元件。注意:从mf子目录中选择7474元 件(双D触发器),从prim子目录中选择输入引脚input和输出引脚output。见图1-2。 图1-1 输入文件类型选择菜单 2 图1-2 符号元件库选择目录 (5)在图形编辑窗口中的左侧点击连线按钮,完成电路的连线及对引脚的命名。 (6)打开FILE主菜单,选择SAVE AS,将画好的线路图以自己设定的某个名称保存在自己的目 录下(文件的扩展名必是.gdf ),并将该设计文件指定成项目文件(project file). (7)打开Assign->devise菜单,选择计划使用的CPLD芯片。 (8)点击编辑按钮,对所设计的电路进行编译。 (9)使用MAX7000s实验箱的同学可以由MAX+PLUSII 系统自行设计的电路分配芯片引脚;而 FLEX10K10实验箱的同学需人工进行引脚分配与设定,可点击Floorplan Editor子菜单。 由于本次实验不要求对硬件进行配置,所以可以暂时不考虑引脚分配。 注意:若芯片选择为AUTO时,则不允许对芯片的引脚进行重新分配。 (10)点击Waveform Editor子菜单出现波形坐标后,打开NODE主菜单,选择Enter nodes form SNF子菜单,填入电路节点名称。 (11)在时钟输入端处设置好方波脉冲,点击仿真按钮,就可以进行波形仿真,以验证电路的逻 辑功能。 (12)点击Utilieties主菜单的Analyze Timing 子菜单,进行信号延迟时间 分析 定性数据统计分析pdf销售业绩分析模板建筑结构震害分析销售进度分析表京东商城竞争战略分析 ,估算工作 速度。 (13)在操作以上步骤时若产生差错,则必须退回到上一步重新再来,直至成功为止。 (14)本次实验不进行芯片下载操作。 设计要点: 1、 如何从库中调用所需的元件图形, 2、 元件之间连线的方法; 3、 文件及文件存盘的步骤; 4、 定义芯片引脚的方法; 5、 进行波形仿真的步骤和方法; 6、 进行定时分析的步骤和方法。 3 六( 实验报告 1( 总结用MAX+PLUSII CPLD 开发系统对逻辑电路进行设计、仿真的操作步骤。 2( 讨论用CPLD开发系统进行逻辑电路设计的特点与优越性。 3( 讨论自己在设计过程中遇到的问 快递公司问题件快递公司问题件货款处理关于圆的周长面积重点题型关于解方程组的题及答案关于南海问题 、解决的过程以及收获体会。 4 实验二 寄存器电路设计仿真与下载 一( 实验目的 1(学习并掌握MAX+PLUSII CPLD开发系统的操作技巧。 2(掌握数字逻辑电路的设计方法与功能仿真技巧。 3(学习芯片下载与实验基本方法。 二( 实验仪器设备 1(PC机,1台 2(MAX+PLUSII CPLD软件开发系统,1套 3(CPLD实验及下载装置,1套 三( 实验预习要求 1(预习教材中的相关内容; 2(预习老师教学演示的相关内容; 3(阅读并熟悉本次实验内容。 四( 实验内容 设计一个移位寄存电路,实现数据的串入并出,并进行功能仿真与下载测试。 要求: (1)设置2个输入端:时钟输入端和串行数据输入端,分别取名为CLK和DATA; (2)设置8个数据输出端,取名为D0至D7; (3)电路功能为:每输入一个时钟脉冲,就把DATA端移至D0端,同时D0端的数据进入D1 端,D6端的数据进入D7端,等等,完成数据逐位串行移动。 (4)进行电路功能仿真与验证。 (5)进行CPLD芯片数据下载与硬件功能测试。 五( 实验操作步骤 (1)开机,进入MAX+PLUSII CPLD开发系统; (2)在D盘建立自己的目录(注意要以英文命名); (3)在主菜单中选NEW,从输入文件类型选择菜单中选图形编辑文件输入方式, (4)在空白屏幕上双击,从元件库中确定并选择基本元件。本设计可以直接调用串入并出移 位寄存器芯片如74164来设计本电路。 (5)在图形编辑窗口中的左侧点击连线按钮,完成电路的连线及对引脚的命名。 (6)打开FILE主菜单,选择SAVE AS,将画好的线路图以自己设定的某个名称保存在自己的 目录下(文件的扩展名必是.gdf ),并将该设计文件指定成项目文件(project file). (7)打开Assign->devise菜单,选择计划使用的CPLD芯片。 (8)点击编辑按钮,对所设计的电路进行编译。 (9)使用MAX7000s实验箱的同学可以由MAX+PLUSII 系统自行设计的电路分配芯片引脚;而 FLEX10K10实验箱的同学需人工进行引脚分配与设定,可点击Floorplan Editor子菜单。 由于本次实验不要求对硬件进行配置,所以可以暂时不考虑引脚分配。 注意:若芯片选择为AUTO时,则不允许对芯片的引脚进行重新分配。 (10)点击Waveform Editor子菜单出现波形坐标后,打开NODE主菜单,选择Enter nodes form SNF子菜单,填入电路节点名称。 (11)在时钟输入端处设置好方波脉冲,点击仿真按钮,就可以进行波形仿真,以验证电路的 逻辑功能。 (12)点击Utilieties主菜单的Analyze Timing 子菜单,进行信号延迟时间分析,估算工 作速度。 (13)在操作以上步骤时若产生差错,则必须退回到上一步重新再来,直至成功为止。 5 (14)调用CPLD下载程序,完成芯片的数据下载。 (15)在CPLD实验板上进行硬件电路测试,以验证本设计电路的正确性。 注意:对于使用MAX7000s实验箱的同学,输出信号D0至D7接至8个LED管,输入信号DATA 接到一个拨动开关上,由手工进行输入信号的电平选择;输入时钟信号CLK由实验板输出 脉冲供给。CLK信号的频率不应该超过10Hz。而使用FLEX10K10实验箱的同学,关于输入 输出设备的选取在分配引脚的时候已经完成了。 (16)若实验板提供的脉冲信号频率过高,就应该在本设计中为CLK信号进行分频。如调用一 个74161四位2进制计数器作为分频器等。 六( 实验报告 1. 总结用MAX+PLUSII CPLD 开发系统对逻辑电路进行设计、仿真的操作步骤。 2. 总结CPLD电路下载和硬件实验的方法和步骤。 3. 讨论自己在设计过程中遇到的问题、解决的过程以及收获体会。 6 实验三 层次化设计、仿真与下载 一( 实验目的 1(巩固并掌握MAX+PLUSII CPLD开发系统的操作技巧; 2(练习MAX+PLUSII CPLD开发系统的层次化设计方法; 3(掌握CPLD芯片下载与测试方法。 二( 实验仪器设备 1(PC机,1台 2(MAX+PLUSII CPLD软件开发系统,1套 3(CPLD实验及下载装置,1套 三( 实验预习要求 1. 预习组合电路中一位全加器的设计方法; 2. 预习组合电路中由一位全加器构成四位全加器的方法; 3. 预习MAX+PLUSII CPLD开发系统的层次化设计方法; 4. 预习实验开发系统的下载方法; 四( 实验内容 设计一个四位全加器。 1.用门电路设计一位全加器并编译、仿真,并形成模块; 2.用设计好的一位全加器组合成四位全加器、并进行仿真测试; 3.为设计好的四位全加器分配管脚、编译、下载、进行硬件电路功能验证。 五( 实验操作步骤 1.在图形编辑方式下完成一位全加器的设计、编译、仿真 2.用FILE->CREATE DEFAULT SYMBOL形成模块。 3.在新打开的图形编辑区中调入刚刚形成的模块,完成四位全加器的设计。 4.在FLOORPLAN设计界面上将形成的管脚分配到适当的位置并编译、下载,在硬件电路中进 行测试。 六( 实验报告 1. 说明实验操作的基本步骤; 2. 画出实验中一位全加器和四位全加器的原理图及其仿真波形; 3. 画出硬件测试原理图(包括所用的CPLD/FPGA芯片的型号、和硬件测试中所用的外部器 件的连接、以及外部器件原理图)。 7 实验四 简单电路的VHDL语言描述 一( 实验目的 1(学习并掌握VHDL语言、语法规则。 2(用VHDL设计一些组合逻辑电路和时序电路的设计。 3(学习在文本编辑环境下,文件的编辑、编译、仿真与下载验证。 二( 实验仪器设备 1(PC机,1台 2(MAX+PLUSII CPLD软件开发系统,1套 3(CPLD实验及下载装置,1套 三( 实验预习要求 1(复习教材中的VHDL相关内容; 2(了解LED数码管的引脚与数码管各段的排列顺序,并用VHDL设计BCD-七段译码显示电路; 3(了解分频器的原理,并用VHDL设计。 四( 实验内容 1.用VHDL语言设计BCD-七段译码显示电路,编译、下载,并进行电路功能验证。 2.用VHDL语言设计10分频器电路,编译、仿真、下载,并进行电路功能验证。 五( 实验操作步骤 (1)开机,进入MAX+PLUSII CPLD开发系统; (2)在MAX+PLUSII环境下,用鼠标点击工具栏“NEW”,在弹出的对话框中,选择文本编辑 方式; (3)在新建的编辑区用VHDL语言进行设计输入,保存设计文件,并将该设计文件指定成项 目文件; 注意:保存的文件名必须和实体名保持一致,另外文件名的后缀为“.vhd” (4)打开Assign主菜单,选择CPLD芯片; (5)点击编辑按钮,对所设计的电路进行编译,如果在编译时有语法错误,在Information 对话框中用鼠标左键双击该错误信息,则光标会直接跳到有语法错误的文本处,修改 后再重新编译,反复上述过程,直到编译通过; (6)编辑波形文件,并进行软件仿真,直到逻辑验证正确; (7)在FLOORPLAN界面上进行管脚分配并重新编译; (8)下载,进行硬件电路测试。 参考程序(BCD-七段译码显示电路): library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity deled is port( num : in std_logic_vector(3 downto 0); a,b,c,d,e,f,g: out std_logic); end deled; architecture art of deled is signal led :std_logic_vector(6 downto 0); begin process(num) 8 begin case num is when "0000" => led<="1111110"; when "0001" => led<="0110000"; when "0010" => led<="1101101"; when "0011" => led<="1111001"; when "0100" => led<="0110011"; when "0101" => led<="1011011"; when "0110" => led<="1011111"; when "0111" => led<="1110000"; when "1000" => led<="1111111"; when "1001" => led<="1111011"; when "1010" => led<="1110111"; when "1011" => led<="0011111"; when "1100" => led<="1001110"; when "1101" => led<="0111101"; when "1110" => led<="1001111"; when others => led<="1000111"; end case; end process; a<=led(6);b<=led(5);c<=led(4);d<=led(3); e<=led(2);f<=led(1);g<=led(0); end art; 六( 实验报告 1.说明实验操作的基本步骤; 2.写出VHDL语言设计BCD-七段译码显示电路的VHDL程序; 3.写出10分频器电路的VHDL程序及仿真波形; 4.画出硬件测试原理图(包括所用的CPLD/FPGA芯片的型号、和硬件测试中所用的外部器件的连接、以及外部器件原理图)。 9 实验五 数字秒表的设计 一( 实验目的 1(巩固和加深对MAXPLUSII CPLD开发系统的理解和使用; 2(掌握VHDL编程设计方法; 3. 掌握硬件实验装置使用方法; 4.掌握综合性电路的设计、仿真、下载、调试方法。 二( 实验仪器设备 1(PC机1台 2(MAX+PLUSII CPLD软件开发系统,1套 3. CPLD/FPGA实验系统及下载装置,1套 三( 实验内容 设计一个计时范围为0.01秒,1小时的数字秒表,用数码管显示当前秒表的计时值,并设置一个计时清零开关、一个计时起、停控制开关。 四( 设计思路 1(秒表各位的进制:一个计时范围为0.01秒,1小时的数字秒表由六个位构成,分别是0.01 秒位、0.1秒位、1秒位、10秒位、1分位、10分位;0.01秒位、0.1秒位、1秒位是10进 制的,10秒位是6进制的,1分位是10进制的,10分位是6进制的;所以本系统应该包括 4个10进制计数器(如图1中C10)和2个6进制计数器(如图1中C6)。 注:其中输入端口:RST为计数器清零端,高电平有效;CIN为计数器使能端,高电平有效;CLK 为时钟输入端;输出端口:COUNT[3..0]为计数值输出;COUT为计数器进位输出。 2(秒表的计时基准信号:以周期为0.01秒的计时脉冲作为一个比较精准的计时基准信号输入到 0.01秒位计数器的时钟端;由于实验箱上不具备周期为0.01秒的时钟信号,所以需要采用 分频器(如图1中FR_DIVIDED_100HZ)将10KHZ的时钟信号或者是其他频率的时钟信号 经分频得到周期为0.01秒的计时基准信号,其分频数根据实际情况而定。 注:其中分频器输入端口:CLK为待分频的时钟输入;输出端口:NEWCLK为被分频后的时钟输出。 3. 数码管译码显示和动态扫描电路: 将计数器输出的值用数码管显示需要BCD-七段数码管 译码显示(如图1中DELED2)程序(实验四已经做过);而将秒表的各位动态显示在数码 管上,需要扫描电路(如图1中SCAN)。 注:其中扫描电路输入端口:CLK为扫描时钟输入;COUNT1,COUNT6为6组待扫描数据;输出端 口:S[2..0]为当前时刻扫描的位值编码,若当前扫描的位是COUNT1,则S编码为000; DOUT[3..0]为当前扫描到的值,若当前扫描的位是COUNT1,则DOUT[3..0]的值为 COUNT1[3..0]值。 4. 系统整体实现:新建原理图设计文件,将以上各个子模块按图1连接起来,构成一个秒表设 计系统。注意:在ZYE1502D实验箱的数码管模块中没有译码器74138,所以在原理图设计 中必须再调用74148模块;而在ZY31502C实验箱的数码管模块中已有译码器74138,所以在 原理图设计中不须再调用74148模块,可以直接将S[2..0]接到实验箱对应的SEL端上。 五( 实验预习要求 1( 预习VDHL语言关于时序电路的描述方法; 10 2( 理解本实验的基本结构; 3( 明确各个子模块的设计目标; 4( 预先设计好该数字系统各子模块的程序: (1) 分频器; (2) 具有异步清零端和同步使能端的十进制计数器和六进制计数器; (3) 数码管动态扫描程序; (4) BCD-七段数码管译码显示程序; 11 图1 数字秒表系统框图 四( 实验内容及步骤 1. 用VHDL硬件描述语言设计六进制、十进制加法计数器,并编译形成模块,必要时进行时 序仿真; 2. 用VHDL硬件描述语言设计分频器,得到频率为100hz的基准时钟,并编译形成模块,必 要时进行时序仿真; 3. 用VHDL硬件描述语言设计动态数码管扫描电路,并编译形成模块,必要时进行时序仿真; 4. 用VHDL硬件描述语言设计BCD-七段数码管译码显示程序(实验四已经做过),并编译形 成模块; 注意:以上模块都必须存放在同一个文件夹下。 5. 新建一个原理图文件 :*.gdf; 6. 按照实验讲义给出的原理图,将上述子模块构成一个秒表系统的原理图,编译,分配引脚, 再编译,下载; 7. 在实验箱硬件电路中进行系统功能验证。 五( 实验报告 1. 说明实验操作的基本步骤; 2. 写出各子模块的VHDL程序; 3. 画出秒表系统的设计原理图; 4. 画出硬件测试原理图(包括所用的CPLD/FPGA芯片的型号、和硬件测试中所用的外部器 件的连接、以及外部器件原理图)。 12 实验六 用PROTEL99SE绘制电路原理图 一( 实验目的 1(学习并掌握protel99sePCB制板软件的基本操作。 2(掌握电路的原理图绘制方法与技巧。 二( 实验仪器设备 1(PC机,1台 (PROTEL99SE软件开发系统,1套 2 三( 实验预习要求 1(预习教材中的相关内容; 2(预习老师教学演示的相关内容; 3(阅读并熟悉本次实验内容。 四( 实验内容 绘制一个单片机应用电路的原理图,如图1所示。 要求: (1)按图1正确绘制原理图,设置原理图纸大小为A4; (2)进行ERC电气检查,直到没有错误。 五( 实验报告 1. 画出所绘制的单片机原理图; 2. 总结用PROTEL 99SE开发系统进行原理图设计的基本步骤; 3.总结用PROTEL 99SE开发系统进行原理图设计的技巧; 4.讨论自己在设计过程中遇到的问题、解决的过程以及收获体会。 13 1234DD VCC R1R2R3R4R5R6R7R8470470470470470470470470VCCJP112HEADER 434KAD2D3D4D5D6D7D8D121LEDLEDLEDLEDLEDLEDLEDLED CCU21U3OCU11121011D0C1QA0O08031AH5912D12QA1O113936813D0D0D2P10P001D3QA2O223849715D1D1D3P11P012D4QA3O3337712616D2D2D4P12P023D5QA4O4436815517D3D3D5P13P034D6QA5O55351316418D4D4D6P14P045D7QA6O66341419319D5D5D7P15P056D8QA7O77331725D6D6A8P16P067DA88321824D7D7A9P17P078DA921A10A101321SN74HC37323C1A8A11INT1P20A1112222A9A12INT0P21A122326A10A13P22A1315242751pA11A14T1P23A1414251Y1A12A15T0P24A15262012MA13P25CEBB312722C2A14EA/VPP26OE/VPP28A15P2719AM27C512L90DC(28)VCCX11851pX2910RESETRXD11U4TXD431730RQRDALE/P1629WRPSENGNDVCC1827TRIGDIS 56CVoltTHRS1NE5551212SW-PBTitleAAC3 SizeNumberRevisionCAPA4Date:20-Nov-2006Sheet of 实验1.DdbDrawn By:File:E:\EDA\1234图1 14 实验七 Protel 原理图高级应用及PCB库元件建立 一( 实验目的 1(学习并掌握protel99sePCB制板软件的基本操作。 2(掌握电路的原理图库和PCB封装库的建立方法与技巧。 二( 实验仪器设备 1(PC机,1台 2(PROTEL99SE软件开发系统,1套 三( 实验预习要求 1(预习教材中的相关内容; 2(预习老师教学演示的相关内容; 3(阅读并熟悉本次实验内容。 四( 实验内容 1. 在当前工程下建立一个原理图库,名为MYSCHLIB; (1) 在库中编辑一个名为AT89S51的元件,如图1所示; (2) 编辑四个端口的电源接口,名为POWER-4,如图2所示。并将其代替原理图中JP1。 2. 在当前工程下建立一个PCB封装库,名为MYPCBLIB. (1) 在该库中编辑一个开关的封装,命名为KEY-4,其外形和尺寸一律参照实验室实物; 并将其作为原理图中SW-PB 的封装形式。 (2) 编辑一个晶振的封装,命名为MYATAL,其外形和尺寸一律参照实验室实物;并将其 作为原理图中CRYSTAL 的封装形式。 3. 为原理图中各器件添加封装形式,如下表1所示。(注:在实际设计中要根据实物来确定 封装形式~)。 4. 创建网表文件; 5. 建立PCB设计文件,载入网表文件,检查,直到没有错误发生。 15 123456 DD 123456DD CC AT89S51/52CC40VCC139P1.0P0.0(AD0)238P1.1P0.1(AD1)337P1.2P0.2(AD2)436P1.3P0.3(AD3)535P1.4P0.4(AD4)634(MOSI)P1.5P0.5(AD5)733(MISO)P1.6P0.6(AD6)832(SCK)P1.7P0.7(AD7) 9RST 1031(RXD)P3.0EA/VPP1130(TXD)P3.1ALE/PROG1229(INT0)P3.2PSEN13(INT1)P3.314POWER?(T0)P3.41528(T1)P3.5P2.7(A15)116271(WR)P3.6P2.6(A14)17262(RD)P3.7P2.5(A13)252P2.4(A12)31824XTAL2P2.3(A11)319234XTAL1P2.2(A10)224BBP2.1(A9)2021CNDP2.0(A8) POWER-4AT89S51图1 图2 BB 说明 编号 封装 元件名称 单片机 U1 DIP-40 8031AH 锁存器 U2 DIP-20 SN74HC373 时基电路 U4 DIP-8 NE555 65536*8位EPROM U3 DIP-28 AM27512-25/BXA(28) 开关 S1 KEY-4(自建) SW-PB 晶振 Y1 MYXTAL(自建) CRYSTAL 电容 C1 C2 C4 RAD0.1 CAP 发光二极管 D1~D8 DIODE0.4 LED AA 电阻 R1~R8 AXIAL0.3 RES2 Title 连接器 POWER1 POWER4 POWER-4(自建) SizeNumberRevision B Date:27-Nov-2006Sheet of 五( 实验报告 复件 EDA(10月).ddbDrawn By:File:E:\EDA\DDB\ 1. 画出原理图元件AT89S51和POWER-4和PCB元件KEY-4和 MYXTAL; 1234562. 总结用PROTEL 99SE开发系统进行原理图元件编辑的基本步骤; 3. 总结用PROTEL 99SE开发系统进行PCB元件库编辑的技巧; 4. 讨论自己在设计过程中遇到的问题、解决的过程以及收获体会。 AA Title 16 NuSizemberRevision B Date:27-Nov-2006Sheet of File:E:\EDA\DDB\复件 EDA(10月).ddbDrawn By: 123456 实验八 Protel 99SE PCB设计 一(实验目的 1(进一步加强对Protel 99SE设计系统的使用; 2(掌握PCB设计的基本流程; 3. 掌握Protel 99SE中元件的布局方法; (掌握PCB布线的方法。 4 5(了解并掌握一些和PCB设计有关的高级应用。 二(实验仪器设备 1(PC机1台 2(Protel 99SE软件开发系统,1套 三(实验内容 1.在原设计工程下新建PCB文件并装入网络表文件; 2.元件布局; 3.PCB布线; 4.PCB完善及高级应用。 四(实验预习要求 1.预习关于PCB设计的内容; 2.总结前面实验关于原理图设计、自制原理图元件、自制PCB元件的方法,并深入了解 3.这些操作对本次实验的作用。 4.熟悉元件布局的方法和注意点; 5.熟悉PCB布线的方法和注意点。 五(实验内容及步骤 1.打开前面未完成的设计工程:*.DDB; 2.在工程的DOCUMENT目录下新建PCB文件:*.PCB; 3.建立板框(PCB自动布线时应限制布线的区域):选择禁止布线层,执行“Place”菜单下的“Line”命令,用画线方式确定板框;设置PCB板层:执行“Design”菜单下的“Layer Stack Manager”命令,本设计中系统采用默认的双层板。这一步操作也可以根据向导选项来做。 4.装入网络表文件:执行“Design”菜单下的“Load net„”命令,在弹出的对话框下选择当前设计库中的*.NET文件。如果*.NET文件中的元件封装型号与当前PCB设计库中封装型号不一致,会在STATUS栏显示错误信息,并且在列表中列出。修改错误,直到STATUS栏显示“ALL MARCROS VARIDATED”为止。执行“EXECUTE”按钮将网络表装入PCB编辑窗口。 5.元件布局:在PCB编辑窗口执行“TOOL”菜单下的“AUTO PLACEMENT”中的“AUTO PLACE”命令。系统提供两种自动布局的方式:CLUSTER PLACE 和STATISTIC PLACE。采用自动布局的结果一般不是用户希望的结果,通过手工的方法进行适当的调整,以使元件放置更加合理。 6.PCB布线:实验采用自动布线和手工调整结合的方法进行PCB布线。在自动布线前,先对自动布线的规则进行设置;设置布线规则参数后,执行“AUTO ROUTE”菜单下的“ALL”。在自动布线的基础上手工调整布线:(1)将工作层切换到需要的工作层;(2)执行“TOOL”菜单下的“CONNECTION”,单击要删除的布线,原先的布线被删除;(3)执行“PLACE”菜单下的“INTERACTIVE ROUTING”命令,重新进行手动布线。 7.PCB设计的一些高级应用。(1) PCB 设计图 农村自建房设计图免费下载设计图纸下载可摘局部义齿设计图谱pdf英文书写纸设计图下载养猪场设计图 上距离的测量:“REPORTS”菜单下的“MEASUE 17 DISTANCE”命令可以测量任意两点的距离。(2)覆铜操作:执行“Place”菜单下的“Polygon Plane„”命令,在“Net Option”栏设置覆铜的电气网络名称以及它与响应网络的关系。 (3)手工调整标注:经过手动布局调整后,元件的序号变得比较杂乱,需要重新更新编号, 更新后,原理图也应该相应改变:执行“DESIGNS”菜单下的“UPDATE SCHEMATIC”命令。 六(实验报告要求 1.说明PCB制作的基本步骤; 2.写出元件布局的注意点; 3.谈谈用Protel 99SE设计PCB的心得体会(必做~) 18 附录 ZYE1502D实验仪主板与EP10K10下载板连接关系表 器件名 信号名 兼容器件名 兼容信号名 EPF10K10引脚号 LED1 L1 27 输出发光管 交通灯 LED2 L2 28 输出发光管 交通灯 LED3 L3 29 输出发光管 交通灯 LED4 L4 30 输出发光管 交通灯 LED5 L5 35 输出发光管 交通灯 LED6 L6 36 输出发光管 交通灯 LED7 L7 37 输出发光管 交通灯 LED8 L8 38 输出发光管 交通灯 LED9 L9 39 输出发光管 交通灯 LED10 L10 47 输出发光管 交通灯 LED11 L11 48 输出发光管 交通灯 LED12 L12 49 输出发光管 交通灯 LED13 50 输出发光管 LED14 51 输出发光管 LED15 52 输出发光管 LED16 53 输出发光管 P0.0 RAM62256 D0 66 单片机 P0.1 RAM62256 D0 67 单片机 P0.2 RAM62256 D0 70 单片机 P0.3 RAM62256 D0 71 单片机 P0.4 RAM62256 D0 72 单片机 P0.5 RAM62256 D0 73 单片机 P0.6 RAM62256 D0 78 单片机 P0.7 RAM62256 D0 79 单片机 P1.0 RAM62256 A0 54 单片机 P1.1 RAM62256 A1 58 单片机 P1.2 RAM62256 A2 59 单片机 P1.3 RAM62256 A3 60 单片机 P1.4 RAM62256 A4 61 单片机 P1.5 RAM62256 A5 62 单片机 P1.6 RAM62256 A6 64 单片机 P1.7 RAM62256 A7 65 单片机 P2.0 RAM62256 A8 27 单片机 P2.1 RAM62256 A9 28 单片机 P2.2 RAM62256 A10 29 单片机 P2.3 RAM62256 A11 30 单片机 P2.4 RAM62256 A12 35 单片机 P2.5 RAM62256 A13 36 单片机 P2.6 RAM62256 A14 37 单片机 器件名 信号名 兼容器件名 兼容信号名 EPF10K10引脚号 P2.7 38 单片机 /RD 80 单片机 19 /WR 81 单片机 ALE/P 83 单片机 RAM62256 /WE 39 K1 KD1 54 轻触按键 拨位开关 K2 KD2 58 轻触按键 拨位开关 K3 KD3 59 轻触按键 拨位开关 K4 KD4 60 轻触按键 拨位开关 K5 KD5 61 轻触按键 拨位开关 K6 KD6 62 轻触按键 拨位开关 K7 KD7 64 轻触按键 拨位开关 K8 KD8 65 轻触按键 拨位开关 K9 KD9 66 轻触按键 拨位开关 K10 KD10 67 轻触按键 拨位开关 K11 KD11 70 轻触按键 拨位开关 K12 KD12 71 轻触按键 拨位开关 K13 KD13 72 轻触按键 拨位开关 K14 KD14 73 轻触按键 拨位开关 K15 KD15 78 轻触按键 拨位开关 K16 KD16 79 轻触按键 拨位开关 K17 DAC0832 WR1 69 轻触按键 AD0809 D0 DAC0832 D0 66 AD0809 D1 DAC0832 D1 67 AD0809 D2 DAC0832 D2 70 AD0809 D3 DAC0832 D3 71 AD0809 D4 DAC0832 D4 72 AD0809 D5 DAC0832 D5 73 AD0809 D6 DAC0832 D6 78 AD0809 D7 DAC0832 D7 79 AD0809 START 49 AD0809 ALE 50 AD0809 ADD-A 51 AD0809 ENABLE 52 AD0809 EOC 53 Y0 SM1A 5 动态数码管 静态数码管 Y1 SM1B 6 动态数码管 静态数码管 Y2 SM1C 7 动态数码管 静态数码管 Y3 SM1D 8 动态数码管 静态数码管 Y4 SM2A 9 动态数码管 静态数码管 Y5 SM2B 10 动态数码管 静态数码管 Y6 SM2C 11 动态数码管 静态数码管 器件名 信号名 兼容器件名 兼容信号名 EPF10K10引脚号 Y7 SM2D 16 动态数码管 静态数码管 A SM3A 17 动态数码管 静态数码管 B SM3B 18 动态数码管 静态数码管 C SM3C 19 动态数码管 静态数码管 D SM3D 21 动态数码管 静态数码管 E SM4A 22 动态数码管 静态数码管 F SM4B 23 动态数码管 静态数码管 G SM4C 24 动态数码管 静态数码管 dp SM4D 25 动态数码管 静态数码管 D0 66 点阵 20 D1 67 点阵 D2 70 点阵 D3 71 点阵 D4 72 点阵 D5 73 点阵 D6 78 点阵 D7 79 点阵 A S1 54 点阵 消抖开关 B S2 58 点阵 消抖开关 C 59 点阵 D 60 点阵 SEL 47 点阵 VGA R 48 VGA G 49 VGA B 50 VGA HS 51 VGA VS 52 PS2 CLK RS232 RXD 39 PS2 DATA RS232 TXD 47 GCK1 1 全局时钟1 GCK2 43 全局时钟2 SPEAK 3 喇叭 AS1、JS1的作用及模式的使用: 在主板上有一个功能切换部分,AS1、JS1为拨码开关,主板把相关的输入输出器件分成若 干组是否与下载板的对应I/O口相连靠连接ASA、JS1的拨码而定。由于下载板上CPLD/FPGA 的I/O口大部分是分时复用,为避免相互干扰,靠AS1、JS1拨码切换。 拨码开关AS1控制功能列表如下: AS1(1): SM,置ON为动态(SM1-SM8),OFF为静态(SM5-SM8) AS1(2): L1-L16,置ON/OFF LED1-LED16有效/无效 AS1(3): S1-S8,置ON/OFF K1-K8有效/无效 AS1(4): S9-S16,置ON/OFF K9-K16有效/无效 AS1(5): MCU,置ON/OFF AT89C51有效/无效 AS1(6): AD,置ON/OFF CPLD引脚与A/D相连/断开 AS1(7): RAM,置ON/OFF RAM 62256有效/无效 AS1(8): DOT,置ON/OFF 点阵有效/无效 JS1控制功能列表如下: JS1(1): DAC082,置ON/OFF DAC0832相连与断开 JS1(2): ADDA,置ON/OFF 串行AD、DA器件启动/不启动 JS1(3): TLC0831,置ON/OFF 串行AD器件ADC0831有效/无效 JS1(4): TLV1572,置ON/OFF 串行AD器件TLV1572有效/无效 JS1(5): ENABLE,置ON/OFF ADC0809有效/无效 JS1(6): ENABLE,置ON/OFF ADC0809的ENABLE端与I/O30的相连/断开 JS1(7): EOC,置ON/OFF ADC0809的EOC端与I/O31的相连/断开 JS1(8): WR1,置ON/OFF ADC0832的WR1端与I/O51的相连/断开 注:当WR1信号连接到I/O51上时,需将按键开关K17上KJ1的跳线取下;当要使 用K17时,则连上KJ1处的跳线。 21
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