AD6641_cn

Rev. 0 Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties that may result from its use. Speci�cations subject to change without notice. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices. Trademarks and registered trademarks are the property of their respective owners. One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A. Tel: 781.329.4700 www.analog.com Fax: 781.461.3113 ©2011 Analog Devices, Inc. All rights reserved. 功能框图 FIFO 16k × 12 PARALLEL AND SPORT OUTPUTS SPI CONTROL AND DATAREFERENCE CLOCK AND CONTROL VIN+ VIN– VREF SCLK, SDIO, AND CSB CLK+ CLK– DUMPFILL+ FILL– EMPTY SP_SDO SP_SDFS SP_SCLK PD[5:0]± IN DDR LVDS MODE OR PD[11:0] IN CMOS MODE PCLK+ FULL PCLK– ADC 09 81 3- 00 1 图1 250 MHz带宽DPD 观测接收机 AD6641 特性 信噪比(SNR)：65.8 dBFS(fIN最高为250 MHz，500 MSPS) 有效位数(ENOB)：10.5位(fIN最高为250 MHz，500 MSPS， −1.0 dBFS) 无杂散动态范围(SFDR)：80 dBc(fIN最高为250 MHz，500 MSPS， −1.0 dBFS) 出色的线性度 DNL = ±0.5 LSB(典型值)；INL = ±0.6 LSB(典型值) 集成16k × 12 FIFO FIFO回读选项 12位并行CMOS(62.5 MHz) 6位DDR LVDS接口 SPORT (62.5 MHz) SPI (25 MHz) 高速同步功能 1 GHz全功率模拟带宽 集成输入缓冲器 片内基准电压源，无需外部去耦 低功耗 695 mW (500 MSPS) 可编程输入电压范围 1.18 V至1.6 V，标称值1.5 V 采用1.9 V模拟和数字电源供电 1.9 V或3.3 V SPI和SPORT工作模式 时钟占空比稳定器 带可编程时钟和数据对准功能的集成数据时钟输出 应用 无线和有线宽带通信 通信测试设备 功率放大器线性化 概述 AD6641是一款250 MHz带宽数字预失真(DPD)观测接收机， 集成一个12位500 MSPS ADC、一个16k × 12 FIFO和一个多 模式后端，用户可通过串行端口(SPORT)、SPI接口、12位 并行CMOS端口或6位DDR LVDS端口检索存储在集成FIFO 存储器中的数据。它具有出色的动态性能和低功耗特性， 适合电信应用，如要求更宽带宽的数字预失真观测路径 等。芯片上集成了全部必需功能，包括采样保持器与基准 电压源，可提供完整的信号转换解决 方案 气瓶 现场处置方案 .pdf气瓶 现场处置方案 .doc见习基地管理方案.doc关于群访事件的化解方案建筑工地扬尘治理专项方案下载 。 片内FIFO允许通过ADC捕捉较短的时间快照，以及以较 低速率进行回读。这样，捕捉的数据可以随时以低得多的 采样速率进行传输，信号处理限制得以降低。FIFO可以在 多种用户可编程模式下工作。在单次捕捉模式下，当捕捉 到ADC数据时，可以通过SPI端口或者使用外部FILL±引脚 来指示。在连续捕捉模式下，数据持续加载到FIFO中，并 使用FILL±引脚停止该操作。 ADI中文版数据手册是英文版数据手册的译文，敬请谅解翻译中可能存在的语言组织或翻译错误，ADI不对翻译中存在的差异或由此产生的错误负责。如需确认任何词语的准确性，请参考ADI提供 的最新英文版数据手册。 Rev. 0 | Page 2 of 28 AD6641 目录 特性.................................................................................................... 1 应用.................................................................................................... 1 概述.................................................................................................... 1 功能框图 ........................................................................................... 1 修订历史 ........................................................................................... 2 产品聚焦 ........................................................................................... 3 技术规格 ........................................................................................... 4 直流规格...................................................................................... 4 交流规格 ..................................................................................... 5 数字规格...................................................................................... 6 开关规格 ..................................................................................... 7 SPI时序要求................................................................................ 8 绝对最大额定值............................................................................ 10 热特性 ........................................................................................ 10 ESD警告..................................................................................... 10 引脚配置和功能描述 ................................................................... 11 典型工作特性 ................................................................................ 15 等效电路 ........................................................................................ 18 SPI寄存器图 .................................................................................. 20 工作原理 ........................................................................................ 23 FIFO操作 ................................................................................... 23 FIFO输出接口 .......................................................................... 26 使用SPI的配置 ......................................................................... 27 外形尺寸 ......................................................................................... 28 订购指南 ................................................................................... 28 修订历史 2011年4月—修订版0：初始版 Rev. 0 | Page 3 of 28 AD6641 FIFO中存储的数据可以在多种用户可选的输出模式下回 读。可以置位DUMP引脚以输出FIFO数据。FIFO中存储 的数据可以通过SPORT、SPI、12位并行CMOS端口或6位 DDR LVDS接口访问。AD6641在12位CMOS或6位DDR LVDS 模式下支持最大输出吞吐速率，器件内部将其限制为最大 输入采样速率的1/8。也就是说，当输入时钟速率为500 MSPS 时，最大输出数据速率为62.5 MHz。 该ADC要求采用1.9 V模拟电源供电及差分时钟信号，以便 充分发挥其工作性能。输出格式选项包括二进制补码、偏 移二进制和格雷码。该ADC还提供数据时钟输出，用于正 确进行输出数据定时。该器件采用先进的SiGe BiCMOS工 艺制造，提供56引脚LFCSP封装，额定温度范围为-40°C至 +85°C工业温度范围。该产品受美国专利保护。 产品聚焦 1. 高性能ADC内核。 500 MSPS、250 MHz输入时信噪比维持在65.8 dBFS。 2. 低功耗。 500 MSPS时功耗仅695 mW。 3. 易于使用。 片内16k FIFO允许用户让高性能ADC在目标时间执行处 理，并在任意时间以较低的采样速率传输数据，从而 减少数据处理的限制。片内基准电压源和采样保持功 能使系统设计更灵活。采用1.9 V单电源则简化了系统电 源设计。 4. 串行端口控制。 标准串行端口接口支持对器件进行配置以及根据用户 的需求进行定制。 5. 1.9 V或3.3 V SPI和串行数据端口工作模式。 Rev. 0 | Page 4 of 28 表1 AD6641-500 参数1 温度 最小值 典型值 最大值 单位 分辨率 12 位 精度 无失码 全 保证 失调误差 全 −2.6 0.0 +1.8 mV 增益误差 全 −6.8 −2.3 +3.3 % FS 微分非线性(DNL) 全 ±0.5 LSB 积分非线性(INL) 全 ±0.6 LSB 温度漂移 失调误差 全 18 µV/°C 增益误差 全 0.07 %/°C 模拟输入(VIN±) 差分输入电压范围2 全 1.18 1.5 1.6 V p-p 输入共模电压 全 1.8 V 输入电阻(差分) 全 1 kΩ 输入电容(差分) 25°C 1.3 pF 电源 AVDD 全 1.8 1.9 2.0 V DRVDD 全 1.8 1.9 2.0 V 全 OIDDV_IPS 1.8 1.9 3.3 V 电源电流 IAVDD3 全 300 330 mA IDRVDD3 全 66 80 mA 功耗3 全 695 779 mW 关断功耗 全 15 mW 待机功耗 全 72 mW 待机至上电时间 全 10 µs AD6641 技术规格 直流规格 除非另有说明，AVDD = 1.9 V、DRVDD = 1.9 V、TMIN = −40°C、TMAX = +85°C、fIN = −1.0 dBFS、满量程 = 1.5 V。 1 如需了解完整的定义以及这些测试如何完成，请参阅应用笔记AN-835：“了解高速ADC测试和评估”。 2 输入范围可通过SPI接口编程，给出的范围反映各种设置的标称值。详情参见“SPI寄存器映射”部分。 3 IAVDD和IDRVDD是在−1 dBFS、30 MHz正弦波输入、额定采样速率下测得。 Rev. 0 | Page 5 of 28 表2 AD6641-500 参数1, 2 SNR fIN = 30 MHz 25°C 66.0 dBFS fIN = 125 MHz 25°C 65.9 dBFS 全 65.0 dBFS fIN = 250 MHz 25°C 65.8 dBFS fIN = 450 MHz 25°C 65.1 dBFS SINAD fIN = 30 MHz 25°C 66.0 dBFS fIN = 125 MHz 25°C 65.7 dBFS 全 63.8 dBFS fIN = 250 MHz 25°C 65.3 dBFS fIN = 450 MHz 25°C 64.6 dBFS 有效位数(ENOB) fIN = 30 MHz 25°C 10.7 Bits fIN = 125 MHz 25°C 10.6 Bits fIN = 250 MHz 25°C 10.5 Bits fIN = 450 MHz 25°C 10.4 Bits SFDR fIN = 30 MHz 25°C 88 dBc fIN = 125 MHz 25°C 83 dBc 全 77 dBc fIN = 250 MHz 25°C 80 dBc fIN = 450 MHz 25°C 72 dBc 最差谐波(二次或三次) fIN = 30 MHz 25°C −92 dBc fIN = 125 MHz 25°C −77 dBc 全 −84 dBc fIN = 250 MHz 25°C −80 dBc fIN = 450 MHz 25°C −72 dBc 最差其它谐波(二次和三次除外的SFDR) fIN = 30 MHz 25°C −90 dBc fIN = 125 MHz 25°C −90 dBc 全 −77 dBc fIN = 250 MHz 25°C −85 dBc fIN = 450 MHz 25°C −78 dBc 双音IMD fIN1 = 119.8 MHz，fIN2 = 125.8 MHz(−7 dBFS，各信号音) 25°C −82 dBc 模拟输入带宽 25°C 1 GHz AD6641 交流规格 除非另有说明，AVDD = 1.9 V、DRVDD = 1.9 V、TMIN = −40°C、TMAX = +85°C、fIN = −1.0 dBFS、满量程 = 1.5 V。 温度 最小值 典型值 最大值 单位 1 所有交流规格都是在差分驱动CLK+和CLK−下进行测试。 2 如需了解完整的定义以及这些测试如何完成，请参阅应用笔记AN-835：“了解高速ADC测试和评估”。 Rev. 0 | Page 6 of 28 表3 AD6641-500 时钟输入(CLK±) 逻辑兼容 全 CMOS/LVDS/LVPECL 内部共模偏置 全 0.9 V 差分输入电压 高电平输入(VIH) 全 0.2 1.8 V p-p 低电平输入(VIL) 全 −1.8 −0.2 V p-p 高电平输入电流(IIH) 全 −10 +10 µA 低电平输入电流(IIL) 全 −10 +10 µA 输入电阻(差分) 全 8 10 12 kΩ 输入电容 全 4 pF 逻辑输入(SPI、SPORT) 逻辑兼容 全 CMOS 逻辑1电压 全 0.8 × SPI_VDDIO V 逻辑0电压 全 0.2 × SPI_VDDIO V 逻辑1输入电流(SDIO) 全 0 µA 逻辑0输入电流(SDIO) 全 −60 µA 逻辑1输入电流(SCLK) 全 50 µA 逻辑0输入电流(SCLK) 全 0 µA 输入电容 25°C 4 pF 逻辑输入(DUMP、CSB) 逻辑兼容 全 CMOS 逻辑1电压 全 0.8 × DRVDD V 逻辑0电压 全 0.2 × DRVDD V 逻辑1输入电流 全 0 µA 逻辑0输入电流 全 −60 µA 输入电容 25°C 4 pF 逻辑输入(FILL±) 逻辑兼容 全 CMOS/LVDS/LVPECL 内部共模偏置 全 0.9 V 差分输入电压 高电平输入(VIH) 全 0.2 1.8 V p-p 低电平输入压(VIL) 全 −1.8 −0.2 V p-p 高电平输入电流(IIH) 全 −10 +10 µA 低电平输入电流(IIL) 全 −10 +10 µA 输入电阻(差分) 全 8 10 12 kΩ 输入电容 全 4 pF 逻辑输出2(FULL、EMPTY) 逻辑兼容 全 CMOS 高电平输出电压 全 DRVDD − 0.05 V 低电平输出电压 全 DRGND + 0.05 V 逻辑输出2(SPI、SPORT) 逻辑兼容 全 CMOS 高电平输出电压 全 SPI_VDDIO − 0.05 V 低电平输出电压 全 DRGND + 0.05 V AD6641 数字规格 除非另有说明，AVDD = 1.9 V、DRVDD = 1.9 V、TMIN = −40°C、TMAX = +85°C、fIN = −1.0 dBFS、满量程 = 1.5 V。 参数1 温度 最小值 典型值 最大值 单位 Rev. 0 | Page 7 of 28 AD6641-500 逻辑输出 DDR LVDS模式(PCLK±、PD[5:0]±、PDOR±) 逻辑兼容 全 LVDS 差分输出电压(VOD) 全 247 454 mV 输出失调电压(VOS) 全 1.125 1.375 V 并行CMOS模式(PCLK±、PD[11:0]) 逻辑兼容 全 CMOS 高电平输出电压 全 DRVDD − 0.05 V 低电平输出电压 全 DRGND + 0.05 V 输出编码 二进制补码、格雷码或偏移二进制(默认) 表4 AD6641-500 输出数据速率 最大输出数据速率(500 MSPS采样速率时8倍抽取、并行CMOS 或DDR LVDS模式接口) 全 62.5 MHz 最大输出数据速率(500 MSPS采样速率时8倍抽取、SPORT模式) 脉宽/周期(CLK±) CLK±高电平脉宽(tCH) 全 1 ns CLK±低电平脉宽(tCL) 全 1 ns 上升时间(tR)(20%至80%) 25°C 0.2 ns 下降时间(tF)(20%至80%) 25°C 0.2 ns 脉宽/周期(PCLK±、DDR LVDS模式) PCLK±高电平脉宽(tPCLK_CH) 全 8 ns PCLK±周期(tPCLK) 全 16 ns 传播延迟(tCPD，CLK±至PCLK±) 全 ±0.1 ns 上升时间(tR)(20%至80%) 25°C 0.2 ns 下降时间(tF)(20%至80%) 25°C 0.2 ns 数据至PCLK偏斜(tSKEW) 全 0.2 ns 串行端口输出时序2 SP_SDFS传播延迟(tDSDFS) 全 3 ns SP_SDO传播延迟(tDSDO) 全 3 ns 串行端口输入时序 SP_SDFS建立时间(tSSF) 全 2 ns SP_SDFS保持时间(tHSF) 全 2 ns FILL±输入时序 FILL±建立时间(tS�ll) 全 0.5 ns FILL±保持时间(tH�ll) 全 0.7 ns 孔径延迟(tA) C°52 0.85 ns 孔径不确定(抖动，tJ) 25°C 80 fs rms AD6641 参数1 温度 最小值 典型值 最大值 单位 参数1 温度 最小值 典型值 最大值 单位 1 如需了解完整的定义以及这些测试如何完成，请参阅应用笔记AN-835：“了解高速ADC测试和评估。” 2 5 pF负载。 1 如需了解完整的定义以及这些测试如何完成，请参阅应用笔记AN-835：“了解高速ADC测试和评估”。 2 5 pF负载。 开关规格 除非另有说明，AVDD = 1.9 V、DRVDD = 1.9 V、TMIN = −40°C、TMAX = +85°C、fIN = −1.0 dBFS、满量程 = 1.5 V。 Rev. 0 | Page 8 of 28 SPI时序要求 表5 参数 描述 限值 单位 tDS 数据与SCLK上升沿之间的建立时间 2 ns(最小值) tDH 数据与SCLK上升沿之间的保持时间 2 ns(最小值) tCLK SCLK周期 40 ns(最小值) tS CSB与SCLK之间的建立时间 2 ns(最小值) tH CSB与SCLK之间的保持时间 2 ns(最小值) tHIGH SCLK高电平脉冲宽度 10 ns(最小值) tLOW SCLK低电平脉冲宽度 10 ns(最小值) tEN_SDIO 相对于SCLK下降沿，SDIO引脚从输入状态切换到输出状态所需的时间 10 ns(最小值) tDIS_SDIO 相对于SCLK上升沿，SDIO引脚从输出状态切换到输入状态所需的时间 10 ns(最小值) 时序图 N – 1 N N + 2 N + 3 N + 4 N + 5 N + 1 CLK+ CLK– VIN± tA tCH tCL 09 81 3- 00 2 图2. 输入接口时序 PD[11:0] OUTPUT DATA BUS tCPD tPCLK tPCLK_CH tSKEW CLK+ CLK– PCLK+ PCLK– 09 81 3- 00 3 图3. 并行CMOS模式输出接口时序 SP_SDFS SP_SCLK tDSDFS 09 81 3- 00 4 图4. SP_SDFS传播延迟 AD6641 Rev. 0 | Page 9 of 28 SP_SCLK SP_SDO D11 D10 tDSDO 09 81 3- 00 5 图5. SP_SDO传播延迟 tSSF tHSF SP_SCLK SP_SDFS 09 81 3- 00 6 图6. 从机模式SP_SDFS建立/保持时间 CLK± FILL± tSfill tHfill 09 81 3- 00 7 图7. FILL±建立和保持时间 AD6641 Rev. 0 | Page 10 of 28 绝对最大额定值 表6 参数 额定值 电气参数 AVDD至AGND −0.3 V至+2.0 V DRVDD至DRGND −0.3 V至+2.0 V AGND至DRGND −0.3 V至+0.3 V AVDD至DRVDD −2.0 V至+2.0 V SPI_VDDIO至AVDD −2.0 V至+2.0 V SPI_VDDIO至DRVDD −2.0 V至+2.0 V PD[5:0]±至DRGND −0.3 V至DRVDD + 0.2 V PCLK±至DRGND −0.3 V至DRVDD + 0.2 V PDOR±至DRGND −0.3 V至DRVDD + 0.2 V FULL至DRGND −0.3 V至DRVDD + 0.2 V CLK±至AGND −0.3 V至AVDD + 0.2 V FILL±至AGND −0.3 V至DRVDD + 0.2 V DUMP至AGND −0.3 V至DRVDD + 0.2 V EMPTY至AGND −0.3 V至DRVDD + 0.2 V VIN±至AGND −0.3 V至AVDD + 0.2 V VREF至AGND −0.3 V至AVDD + 0.2 V CML至AGND −0.3 V至AVDD + 0.2 V CSB至DRGND −0.3 V至SPI_VDDIO + 0.3 V SP_SCLK, SP_SDFS至AGND −0.3 V至SPI_VDDIO + 0.3 V SDIO至DRGND −0.3 V至SPI_VDDIO + 0.3 V SP_SDO至DRGND −0.3 V至SPI_VDDIO + 0.3 V 环境参数 存储温度范围 −65°C至+125°C 工作温度范围 −40°C至+85°C 引脚温度(焊接，10秒) 300°C 结温 150°C 表7 封装类型 θJA θJC 单位 56引脚LFCSP_VQ (CP-56-1) 23.7 1.7 °C/W AD6641 注意，超出上述绝对最大额定值可能会导致器件永久性损 坏。这只是额定最值，不表示在这些条件下或者在任何其 它超出本技术 规范 编程规范下载gsp规范下载钢格栅规范下载警徽规范下载建设厅规范下载 操作章节中所示规格的条件下，器件能 够正常工作。长期在绝对最大额定值条件下工作会影响器 件的可靠性。 热阻 LFCSP封装的裸露焊盘必须焊接到接地层。将裸露焊盘焊 接到PCB上可提高焊接可靠性，从而最大限度发挥封装的 热性能。 θJA和θJC典型值的测试条件为静止空气下的4层电路板。气 流可增强散热，从而有效降低θJA。另外，直接与封装引脚 接触的金属，包括金属走线、通孔、接地层、电源层，可 降低θJA。 警告 ESD(静电放电)敏感器件。 带电器件和电路板可能会在没有察觉的情况下放电。 尽管本产品具有专利或专有保护电路，但在遇到高 能量ESD时，器件可能会损坏。因此，应当采取适当 的ESD防范 措施 《全国民用建筑工程设计技术措施》规划•建筑•景观全国民用建筑工程设计技术措施》规划•建筑•景观软件质量保证措施下载工地伤害及预防措施下载关于贯彻落实的具体措施 ，以避免器件性能下降或功能丧失。 Rev. 0 | Page 11 of 28 引脚配置和功能描述 F U L L E M P T Y PD1– VIN+ VIN– AVDD AVDD AVDD CML AVDD AVDD NOTES 1. DNC = DO NOT CONNECT. DO NOT CONNECT TO THIS PIN. 2. THE EXPOSED PAD IS THE ONLY ANALOG GROUND CONNECTION FOR THE CHIP. IT MUST BE CONNECTED TO PCB AGND. AVDD AVDD AVDD VREF AVDD P D O R – C L K – A V D D D R V D D D R G N D F IL L – F IL L + D U M P C L K + A V D D P C L K – P C L K + D N C SPI_VDDIO PD0– PD0+ PD1+ PD2– PD2+ DRVDD DRGND PD3– PD3+ PD4– PD4+ PD5– PD5+ P D O R + S P _S D O D N C D N C D N C S P _S D F S S P _S C L K D R G N D D R V D D S D IO S C L K C S B D N C PIN 1 INDICATOR 1 2 3 4 5 6 7 8 9 10 11 12 13 14 35 36 37 38 39 40 41 42 34 33 32 31 30 29 15 16 17 19 2 1 20 22 23 24 25 26 27 2818 45464748495051525354 44 43 AD6641 5556 TOP VIEW (Not to Scale) 09 81 3- 00 8 图8. DDR LVDS模式的引脚配置 表8. DDR LVDS模式引脚功能描述 引脚编号 引脚名称 描述 0 EPAD 裸露焊盘。裸露焊盘是芯片的唯一接地连接，焊盘必须连接到PCB AGND。 1 PD0− PD0数据输出(LSB)—负。 2 PD0+ PD0数据输出(LSB)—正。 3 PD1− PD1数据输出—负。 4 PD1+ PD1数据输出—正。 5 PD2− PD2数据输出—负。 6 PD2+ PD2数据输出—正。 7, 24, 47 DRVDD 1.9 V数字输出电源。 8, 23, 48 DRGND 数字输出地。 9 PD3− PD3数据输出—负。 10 PD3+ PD3数据输出—正。 11 PD4− PD4数据输出—负。 12 PD4+ PD4数据输出—正。 13 PD5− PD5数据输出(MSB)—负。 14 PD5+ PD5数据输出(MSB)—正。 15 PDOR− 超范围输出—负。 16 PDOR+ 超范围输出—正。 17 SP_SDO SPORT输出。 18, 19, 20, 28, 54 DNC 不连接。请勿连接该引脚。 21 SP_SDFS SPORT帧同步输入(从机模式)/输出(主机模式)。 22 SP_SCLK SPORT时钟输入(从机模式)/输出(主机模式)。 25 SDIO 串行端口接口(SPI)数据输入/输出(串行端口模式)。 26 SCLK 串行端口接口时钟(串行端口模式)。 27 CSB 串行端口片选(低电平有效)。 29 SPI_VDDIO 1.9 V或3.3 V SPI I/O电源。 30, 32, 33, 34, 37, 38, 39, 41, 42, 43, 46 AVDD 1.9 V模拟电源。 31 VREF 基准电压输入/输出。标称值0.75 V。 35 VIN+ 模拟输入—正。 36 VIN− 模拟输入—负。 AD6641 Rev. 0 | Page 12 of 28 引脚编号 引脚名称 描述 40 CML 共模输出。通过SPI使能，此引脚为VIN+和VIN−提供一个基准电压，以优化 内部偏置电压。 44 CLK+ 时钟输入—正。 45 CLK− 时钟输入—负。 49 FILL+ FIFO填充输入(LVDS)—正。 50 FILL− FIFO填充输入(LVDS)—负。 51 FULL FIFO满输出指示。 52 EMPTY FIFO空输出指示。 53 DUMP FIFO回读输入。 55 PCLK− 数据时钟输出—负。 56 PCLK+ 数据时钟输出—正。 AD6641 Rev. 0 | Page 13 of 28 F U L L E M P T Y PD0 VIN+ VIN– AVDD AVDD AVDD CML AVDD AVDD AVDD AVDD AVDD VREF AVDD P D 10 C L K – A V D D D R V D D D R G N D F IL L – F IL L + D U M P C L K + A V D D P C L K – P C L K + D N C SPI_VDDIO DNC DNC PD1 PD2 PD3 DRVDD DRGND PD4 PD5 PD6 PD7 PD8 PD9 P D 11 S P _S D O D N C D N C D N C S P _S D F S S P _S C L K D R G N D D R V D D S D IO S C L K C S B D N C PIN 1 INDICATOR 1 2 3 4 5 6 7 8 9 10 11 12 13 14 35 36 37 38 39 40 41 42 34 33 32 31 30 29 15 16 17 19 2 1 20 22 23 24 25 26 27 2818 45464748495051525354 44 43 AD6641 5556 TOP VIEW (Not to Scale) 09 81 3- 00 91. DNC = DO NOT CONNECT. DO NOT CONNECT TO THIS PIN. 2. THE EXPOSED PAD IS THE ONLY ANALOG GROUND CONNECTION FOR THE CHIP. IT MUST BE CONNECTED TO PCB AGND. 图9. 并行CMOS模式的引脚配置 表9. 并行CMOS模式引脚功能描述 引脚编号 引脚名称 描述 0 EPAD 裸露焊盘。裸露焊盘是芯片的唯一接地连接，焊盘必须连接到PCB AGND。 1, 2, 18, 19, 20, 28, 54 DNC 不连接。请勿连接该引脚。 3 PD0 PD0数据输出。 4 PD1 PD1数据输出。 5 PD2 PD2数据输出。 6 PD3 PD3数据输出。 7, 24, 47 DRVDD 1.9 V数字输出电源。 8, 23, 48 DRGND 数字输出地。 9 PD4 PD4数据输出。 10 PD5 PD5数据输出。 11 PD6 PD6数据输出。 12 PD7 PD7数据输出。 13 PD8 PD8数据输出。 14 PD9 PD9数据输出。 15 PD10 PD10数据输出。 16 PD11 PD11数据输出(MSB)。 17 SP_SDO SPORT输出。 21 SP_SDFS SPORT帧同步输入(从机模式)/输出(主机模式)。 22 SP_SCLK SPORT时钟输入(从机模式)/输出(主机模式)。 25 SDIO 串行端口接口(SPI)数据输入/输出(串行端口模式)。 26 SCLK 串行端口接口时钟(串行端口模式)。 27 CSB 串行端口片选(低电平有效)。 29 SPI_VDDIO 1.9 V或3.3 V SPI I/O电源。 30, 32, 33, 34, 37, 38, 39, 41, 42, 43, 46 AVDD 1.9 V模拟电源。 31 VREF 基准电压输入/输出。标称值0.75 V。 35 VIN+ 模拟输入—正。 36 VIN− 模拟输入—负。 40 CML 共模输出。通过SPI使能，此引脚为VIN+和VIN−提供一个基准电压，以优 化内部偏置电压。 44 CLK+ 时钟输入—正。 AD6641 Rev. 0 | Page 14 of 28 引脚编号 引脚名称 描述 45 CLK− 时钟输入—负。 49 FILL+ FIFO填充输入(LVDS)—正。 50 FILL− FIFO填充输入(LVDS)—负。 51 FULL FIFO满输出指示。 52 EMPTY FIFO空输出指示。 53 DUMP FIFO回读输入。 55 PCLK− 数据时钟输出—负。 56 PCLK+ 数据时钟输出—正。 AD6641 Rev. 0 | Page 15 of 28 0 –20 –40 –60 0 20 40 60 80 100 120 FREQUENCY (MHz) 140 160 180 200 220 240 A M P L IT U D E (d B F S ) –80 –100 –120 500MSPS 30.4MHz @ –1.0dBFS SNR: 64.9dB ENOB: 10.7 BITS SFDR: 87dBc 09 81 3- 01 0 图10. 16k点单音FFT(500 MSPS、30.4 MHz) 0 –20 –40 –60 0 20 40 60 80 100 120 FREQUENCY (MHz) 140 160 180 200 220 240 A M P L IT U D E (d B F S ) –80 –100 –120 500MSPS 100.4MHz @ –1.0dBFS SNR: 64.9dB ENOB: 10.6 BITS SFDR: 86dBc 09 81 3- 01 1 图11. 16k点单音FFT(500 MSPS、100.4 MHz) 0 –20 –40 –60 0 20 40 60 80 100 120 FREQUENCY (MHz) 140 160 180 200 220 240 A M P L IT U D E (d B F S ) –80 –100 –120 500MSPS 140.4MHz @ –1.0dBFS SNR: 64.7dB ENOB: 10.6 BITS SFDR: 84dBc 09 81 3- 01 2 图12. 16k点单音FFT(500 MSPS、140.4 MHz) 0 –20 –40 –60 0 20 40 60 80 100 120 FREQUENCY (MHz) 140 160 180 200 220 240 A M P L IT U D E (d B F S ) –80 –100 –120 491.52MSPS 368.0MHz @ –1.0dBFS SNR: 63.8dB ENOB: 10.5 BITS SFDR: 77dBc 09 81 3- 01 3 图13. 16k点单音FFT(491.52 MSPS、368.0 MHz) 0 –20 –40 –60 0 20 40 60 80 100 120 FREQUENCY (MHz) 140 160 180 200 220 240 A M P L IT U D E (d B F S ) –80 –100 –120 491.52MSPS 450.1MHz @ –1.0dBFS SNR: 63.3dB ENOB: 10.4 BITS SFDR: 76dBc 09 81 3- 01 4 图14. 16k点单音FFT(491.52 MSPS、450.1 MHz) 50 55 60 65 70 75 80 85 90 95 0 100 200 300 400 500 S N R /S F D R (M H z) ANALOG INPUT FREQUENCY (MHz) SFDR (dBc), –40°C SFDR (dBc), +25°C SFDR (dBc), +85°C SNR (dBFS), +85°C SNR (dBFS), +25°C 09 81 3- 01 5 SNR (dBFS), –40°C 图15. 单音SNR/SFDR与输入频率(fIN)和温度的关系 (500 MSPS) AD6641 典型工作特性 除非另有说明，AVDD = 1.9 V、DRVDD = 1.9 V、额定采样速率、TA = 25°C、1.5 V p-p差分输入、AIN = −1 dBFS。 Rev. 0 | Page 16 of 28 50 55 60 65 70 75 80 85 90 95 250 300 350 400 450 500 550 S N R /S F D R (d B ) SAMPLE RATE (MSPS) SFDR @ 30.3MHz, 1.8V SFDR @ 30.3MHz, 1.9V SFDR @ 100.3MHz, 1.8V SFDR @ 100.3MHz, 1.9V SNRFS @ 30.3MHz, 1.8V SNRFS @ 30.3MHz, 1.9V SNRFS @ 100.3MHz, 1.8V SNRFS @ 100.3MHz, 1.9V 09 81 3- 11 6 SFDR (dBc) SNR (dBFS) 图16. SNR/SFDR与采样速率和电源的关系 0 10 20 30 40 50 60 70 80 90 100 –90 –80 –70 –60 –50 –40 –30 –20 –10 0 S N R /S F D R (d B ) AMPLITUDE (dB) SNRFS, 1.9V SNR, 1.9V SFDR, 1.9V SFDRFS, 1.9V SNRFS, 1.8V SNR, 1.8V SFDR, 1.8V SFDRFS, 1.8V SNR (dBFS) SFDR (dBc) SNR (dB) SFDR (dBFS) 09 81 3- 11 7 图17. SNR/SFDR与输入幅度的关系(500 MSPS、140.3 MHz) –1.0 –0.8 –0.6 –0.4 –0.2 0 0.2 0.4 0.6 0.8 1.0 –1 1023 2047 3071 4095 IN L (L S B ) OUTPUT CODE 09 81 3- 01 8 图18. INL (500 MSPS) –0.5 –0.4 –0.3 –0.2 –0.1 0 0.1 0.2 0.3 0.4 0.5 –1 1023 2047 3071 4095 D N L (L S B ) OUTPUT CODE 09 81 3- 01 9 图19. DNL (500 MSPS) 0 0.5 1.0 1.5 2.0 2.5 N – 3 N – 2 N – 1 N N + 1 N + 2 1.24 LSB rms N + 3 MORE N U M B E R O F H IT S (M ) BINS 09 81 3- 02 0 图20. 接地输入直方图(500 MSPS) FREQUENCY (MHz) A M P L IT U D E (d B F S ) 0 25 50 75 100 125 150 175 200 225 –15 –30 –45 –60 –75 –90 –105 –120 09 81 3- 02 1 491.52MSPS fIN1: 121.3MHz @ –7dBFS fIN2: 124.7MHz @ –7dBFS SFDR: 85dBc 图21. 16k点单音FFT(491.52 MSPS、 fIN1 = 121.3 MHz、 fIN2 = 124.7 MHz) AD6641 Rev. 0 | Page 17 of 28 0 20 40 60 80 100 120 –90 –80 –70 –60 –50 –40 –30 –20 –10 0 S F D R (d B ) AMPLITUDE (dBFS) SFDR, 1.9V SFDRFS, 1.9V IMD3FS, 1.9V SFDR, 1.8V SFDRFS, 1.8V IMD3FS, 1.8V IMD3 (dBFS) SFDR (dBFS) SFDR (dBc) 09 81 3- 02 2 图22. 双音SFDR与输入幅度的关系 (500 MSPS、119.2 MHz、122.5 MHz) 0 20 40 60 80 100 120 –90 –80 –70 –60 –50 –40 –30 –20 –10 0 S F D R (d B ) AMPLITUDE (dBFS) SFDR, 1.9V SFDRFS, 1.9V IMD3FS, 1.9V SFDR, 1.8V SFDRFS, 1.8V IMD3FS, 1.8V IMD3 (dBFS) SFDR (dBFS) SFDR (dBc) 09 81 3- 02 3 图23. 双音SFDR与输入幅度的关系 (500 MSPS、139.3 MHz、141.3 MHz) 50 55 60 65 70 75 80 85 90 1.75 1.80 1.85 1.