高速 AD/DA 模块
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常见问题解答
在论坛中,我们建立了一个归纳贴,将常见的问题都收集在了这个贴下面,
如遇到问题,请大家先去里面查看,如果没有解决,再在相应的板块提问。网址:
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一、 产品图片
二、 致谢
感谢您选购由黑金动力社区推出的高速 AD/DA 模块,此模块需要与其他开
发板配合使用,暂时支持 FPGA 黑金开发板(DB2C8)和 FPGA 黑金开发板学
生版(DB2C5),后续支持硬件将通过黑金动力社区更新。
三、 硬件结构
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四、 数模转换(DA)电路
如硬件结构图所示,DA 电路由高速 DA 芯片、7 阶巴特沃斯低通滤波器、幅
度调节电路和信号输出接口组成。
我们使用的高速 DA 芯片是 AD 公司推出的 AD9078。AD9078 是 8 位,125MSPS
的 DA 转换芯片,内置 1.2V 参考电压,差分电流输出。芯片内部结构图如下图所
示
AD9078 芯片差分输出以后,为了防止噪声干扰,电路中接入了 7 阶巴特沃
斯低通滤波器,带宽为 40MHz,频率响应如下图所示
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滤波器参数如下图所示
滤波器之后,我们使用了 2 片高性能 145MHz 带宽的运放 AD8056,实现差
分变单端,以及幅度调节等功能,使整个电路性能得到了最大限度的提升。幅度
调节,使用的是 5K 的电位器,最终的输出范围是-5V~5V(10Vpp)。
注:由于电路器的精度不是很精确,最终的输出有一定误差,有可能波形幅
度不能达到 10Vpp,也有可能出现波形削顶等问题,这些都属正常情况。
五、 波形展示
注:由于幅频特性的影响,随着频率的增加,波形的幅度会不断减小。
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六、 模数转换(AD)电路
如硬件结构图中所示,AD 电路由高速 AD 芯片、衰减电路和信号输入接口
组成。
我们使用的高速 AD 芯片是由 AD 公司推出的 8 位,最大采样率 32MSPS 的
AD 转换芯片。内部结构图如下图所示
根据下图的配置,我们将 AD 电压输入范围设置为:0V~2V
在信号进入 AD 芯片之前,我们用一片 AD8056 芯片构建了衰减电路,接口
的输入范围是-5V~+5V(10Vpp)。衰减以后,输入范围满足 AD 芯片的输入范围
(0~2V)。转换公式如下:
当输入信号 Vin=5(V)的时候,输入到 AD 的信号 Vad=2(V);
当输入信号 Vin=-5(V)的时候,输入到 AD 的信号 Vad=0(V);
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七、 SignalTap II 波形
下图波形为利用 Quartus II 里面的工具 SignalTap II 采集的数据波形。
八、 接口定义(原理图中的 J4)
引脚 内容 备注 引脚 内容 备注
1 DCOM 地 18
2 VCC +5V 19
3 20
4 21 ADDB0 AD 数据线
5 DACLK DA 时钟线 22 ADDB1 AD 数据线
6 DADB7 DA 数据线 23 ADDB2 AD 数据线
7 DADB6 DA 数据线 24 ADDB3 AD 数据线
8 DADB5 DA 数据线 25 ADDB4 AD 数据线
9 DADB4 DA 数据线 26 ADDB5 AD 数据线
10 DADB3 DA 数据线 27 ADDB6 AD 数据线
11 DADB2 DA 数据线 28 ADDB7 AD 数据线
12 DADB1 DA 数据线 29 ADCLK AD 时钟线
13 DADB0 DA 数据线 30
14 31
15 32
16 33
17 34
九、 DA 实验操作步骤
1. 首先,将 ADDA 模块与 FPGA 黑金开发板的 34 针
标准
excel标准偏差excel标准偏差函数exl标准差函数国标检验抽样标准表免费下载红头文件格式标准下载
扩展口相连接(在
掉电情况下)。
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2. 做 DA 实验的时候,需要有示波器配合,将 AD 输出端口(近电位器的
BNC 接口 J2)通过我们提供的连接线与示波器接口相连接。
3. 利用 Quartus II 软件,将程序下载到 FPGA 中(测试程序在我们论坛中可
以下载)。
4. 调整示波器,使其正确显示完整波形。
5. 您可以通过电位器(U6)来手动调节波形的幅值。
十、 AD 实验操作步骤
1. 首先,将 ADDA 模块与 FPGA 黑金开发板的 34 针标准扩展口相连接(在
掉电情况下)。
2. 这个实验需要 DA 实验的配合,就是说我们需要将 DA 输出的信号传给
AD 输入口。当然,如果您有信号源,那就更好了,利用我们提供的连
接线将信号源的输出接口与 AD 输入接口(J3)相连(注:AD 口输入范
围:-5V~+5V)。
3. 利用 Quartus II 软件,将程序下载到 FPGA 中(测试程序在我们论坛中可
以下载)。
4. 利用 SignalTap II 对数据进行实时采集。
十一、 注意
1. 此 ADDA 模块可以直接与更新后的 FPGA 黑金开发板、FPGA 黑金开发板
学生版相连使用。之前版本的黑金开发板(未引出标准 34 针扩展口的)
不能与此模块相连,需要通过跳线来实验。
十二、 原理图
5
5
4
4
3
3
2
2
1
1
D D
C C
B B
A A
DADB0
DADB1
DADB2
DADB3
DADB4
DADB5
DADB6
DADB7
DACLK
DADB[0..7]
ADDB0
ADDB1
ADDB2
ADDB3
ADDB4
ADDB5
ADDB6
ADDB7 VREF
ADCLK
VREF
AIN
NREF
VREF
NREF
ADDB[0..7]
DACLK
DADB6
DADB5
DADB7
DADB4
DADB3
DADB2
DADB1
DADB0
ADDB0
ADDB2
ADDB3
ADDB1
ADDB4
ADDB5
ADDB6
ADDB7
ADCLK
DCOM
VCC
DCOM
VCC +5V
DCOM
D3V3
DCOM
DCOM
DCOM DCOM
-5V
DCOM
D3V3
DCOM
D3V3
DCOM DCOM
DCOM
DCOM DCOM DCOM DCOM DCOM
+5V
-5V
DCOM
DCOM
DCOMDCOMDCOMDCOMDCOMDCOM
DCOM
-5V
+5V
DCOM
DCOM
D3V3
DCOM
DCOMDCOM
DCOM
DCOM
DCOM
D3V3
DCOM
DCOM
DCOM
DCOM
+5V
-5V
-5V
+5V
VCC
DCOM
DCOM
+5V
DCOM
-5V
D3V3
DCOM
DCOM
D3V3
DCOM
DCOM
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AAB
B
1 1Monday, October 10, 2011
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输入范围:-5v~+5
转换公式:Vout=(1/5)Vin+1
当Vin = 5,Vout = 2;
当Vin = -5,Vout = 0;
U8
AD9280
U8
AD9280
DRVDD 2
D05
D16
D27
D38
D49
D510
D611
D712
OTR13 CLK 15
THREESTATE 16
STBY 17
REFSNS 18
CLAMP 19
CLAMPIN 20
REFTS 21
REFTF 22
MODE 23
REFBF 24
REFBS 25
VREF 26
AIN 27
AVDD 28
C12
72p
C12
72p
R14
2K
R14
2K
L4 470nHL4 470nH
L9 470nHL9 470nH
R9 1KR9 1K
T3
TP
T3
TP
U5
AD8065
U5
AD8065
+IN3
-
V
S
2
VOUT 1
-IN4
+
V
S
5
C30
104
C30
104
U2
1117-3.3
U2
1117-3.3
G
N
D
1
O
U
T
2
I
N
3
=
4
U3
AD9708
U3
AD9708
DB71
DB62
DB53
DB44
DB35
DB26
DB1 7
DB08
SLEEP15
REFLO16
REFIO17
FSADG18
COMP119
IOUTB 21
IOUTA 22
COMP223
AVDD24
DVDD27
CLK28
R4
100
R4
100
C2
104
C2
104
R1 1.3R1 1.3
R22 10KR22 10K
+
-
U9B
TL072
+
-
U9B
TL072
5
6
7
R13 1KR13 1K
C14
104
C14
104
R2 1KR2 1K
C25
104
C25
104
C22
104
C22
104
C5
104
C5
104
C17
18p
C17
18p
C31
104
C31
104
L6 820nHL6 820nH
T4 TPT4 TP
L3 22uHL3 22uH
C20
18p
C20
18p
C21
10p
C21
10p
C3
104
C3
104
T7
TP
T7
TP
U4
AD8065
U4
AD8065
+IN3
-
V
S
2
VOUT 1
-IN4
+
V
S
5
+ EC5
470uF/16V
+ EC5
470uF/16V
C11
72p
C11
72p
U6
5K
U6
5K
+ EC1
100uF/16V
+ EC1
100uF/16V
R20 2KR20 2K
C15
104
C15
104
R3
3K
R3
3K
C27
104
C27
104
R11
100
R11
100
C6
104
C6
104
+
-
V
+
V
-
U9A
TL072
+
-
V
+
V
-
U9A
TL072
3
2
1
8
4
+ EC7
470uF/16V
+ EC7
470uF/16V
C23
104
C23
104
+ EC2
100uF/16V
+ EC2
100uF/16V
C4
104
C4
104
L5 470nHL5 470nH
T5
TP
T5
TP
C16
104
C16
104
C9
240p
C9
240p
C26
105
C26
105
R15
2K
R15
2K
J4
CON34
J4
CON34
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
C7
104
C7
104
L2 22uHL2 22uH
T13
GND
T13
GND
R7 51/2512R7 51/2512R8 1KR8 1K
D2 1N4148D2 1N4148
C10
18p
C10
18p
C18
72p
C18
72p
U1
MC34063A
U1
MC34063A
SC 1
SE 2
TC 3
GND 4FB5
VCC6
IPK7
DRI8
L7 470nHL7 470nH
C28
104
C28
104
T8
TP
T8
TP
R12
100
R12
100
T1
TP
T1
TP
R19 2KR19 2K
R17 18KR17 18K
C13
18p
C13
18p
C24
10uF/16V
C24
10uF/16V
T6
TP
T6
TP
+ EC6
470uF/16V
+ EC6
470uF/16V
D1
SS14
D1
SS14
T15
GND
T15
GND
R10 1KR10 1K
J3
ADCIN
J3
ADCIN
1
2
L8 820nHL8 820nH
C29
104
C29
104
C8
104
C8
104
R16 22R16 22
T2
TP
T2
TP
T9
TP
T9
TP
R5
100
R5
100
L1
100uH
L1
100uH
D3 1N4148D3 1N4148
J2
DACOUT
J2
DACOUT
1
2
C19
72p
C19
72p
R6
1K
R6
1K
U7
AD8065
U7
AD8065
+IN 3
-
V
S
2
VOUT1
-IN 4
+
V
S
5
C1
104
C1
104
R21 20KR21 20K
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