边沿JK 触发器边沿JK 触发器:
电路结构:
采用与或非电路结构，属于下降沿触发的边沿JK触发器，如图7.6.1所示。
工作原理
1.CP=0时，触发器处于一个稳态。
CP为0时，G3、G4被封锁，不论J、K为何种状态，Q3、Q4均为1，另一方面,G12、G22也被CP封锁,因而由与或非门组成的触发器处于一个稳定状态，使输出Q、Q状态不变。
2.CP由0变1时，触发器不翻转，为接收输入信号作准备。
设触发器原状态为Q=0，Q=1。当CP由0变1时，有两个信号通道影响触发器的输出状态，一个是...
边沿JK 触发器:
电路结构:
采用与或非电路结构，属于下降沿触发的边沿JK触发器，如图7.6.1所示。
工作原理
1.CP=0时，触发器处于一个稳态。
CP为0时，G3、G4被封锁，不论J、K为何种状态，Q3、Q4均为1，另一方面,G12、G22也被CP封锁,因而由与或非门组成的触发器处于一个稳定状态，使输出Q、Q状态不变。
2.CP由0变1时，触发器不翻转，为接收输入信号作准备。
设触发器原状态为Q=0，Q=1。当CP由0变1时，有两个信号通道影响触发器的输出状态，一个是G12和G22打开，直接影响触发器的输出，另一个是G4和G3打开，再经G13和G23影响触发器的状态。前一个通道只经一级与门，而后一个通道则要经一级与非门和一级与门，显然CP的跳变经前者影响输出比经后者要快得多。在CP由0变1时，G22的输出首先由0变1，这时无论G23为何种状态（即无论J、K为何状态），都使Q仍为0。由于Q同时连接G12和G13的输入端，因此它们的输出均为0，使G11的输出Q=1，触发器的状态不变。CP由0变1后，打开G3和G4，为接收输入信号J、K作好准备。
3.CP 由1变0时触发器翻转
设输入信号J=1、K=0，则Q3=0、Q4=1，G13和G23的输出均为0。当CP 下降沿到来时,G22的输出由1变0,则有Q=1，使G13输出为1，Q=0，触发器翻转。虽然CP变0后，G3、G4、G12和G22封锁，Q3=Q4=1，但由于与非门的延迟时间比与门长（在制造工艺上予以保证）,因此Q3和Q4这一新状态的稳定是在触发器翻转之后。由此可知,该触发器在CP下降沿触发翻转，CP一旦到0电平，则将触发器封锁，处于(1)所分析的情况。
总之，该触发器在CP下降沿前接受信息，在下降沿触发翻转，在下降沿后触发器被封锁。
功能描述:
边沿型JK触发器的状态转移真值表、特征方程、状态转移图及激励表与主从JK触发器完全一致，只不过在画工作波形图时，不用考虑一次变化现象。
脉冲工作特性:
该触发器无一次变化现象，输入信号可在CP 触发沿由1变0时刻前加入。由图7.6.1可知，该电路要求J、K信号先于CP 信号触发沿传输到G3、G4的输出端,为此它们的加入时间至少应比CP 的触发沿提前一级与非门的延迟时间。这段时间称为建立时间test。
输入信号在负跳变触发沿来到后就不必保持，原因在于即使原来的J、K信号变化,还要经一级与非门的延迟才能传输到G3和G4的输出端,在此之前，触发器已由G12、G13、G22、G23的输出状态和触发器原先的状态决定翻转。所以这种触发器要求输入信号的维持时间极短，从而具有很高的抗干扰能力，且因缩短tCPH 可提高工作速度。
从负跳变触发沿到触发器输出状态稳定，也需要一定的延迟时间tCPL。显然,该延迟时间应大于两级与或非门的延迟时间。即tCPL大于2.8tpd。
综上所述，对边沿JK 触发器归纳为以下几点：
1.边沿JK 触发器具有置位、复位、保持（记忆）和计数功能； 2.边沿JK 触发器属于脉冲触发方式，触发翻转只在时钟脉冲的负跳变沿发生； 3.由于接收输入信号的工作在CP下降沿前完成，在下降沿触发翻转，在下降沿后触发器被封锁，所以不存在一次变化的现象,抗干扰性能好，工作速度快。
主从JK 触发器:
电路结构:
主从JK 触发器是在主从RS触发器的基础上组成的，如图7.5.1所示。 在主从RS触发器的R端和S端分别增加一个两输入端的与门G11和G10，将Q端和输入端经与门输出为原S端，输入端称为J端，将Q端与输入端经与门输出为原R端，输入端称为K端。
主从JK触发器工作原理
由上面的电路可得到S=JQ,R=KQ。代入主从RS触发器的特征方程得到:
当
J=1，K=0时，Qn+1=1；
J=0，K=1时，Qn+1=0；
J=K=0时，Qn+1=Qn；
J=K=1时，Qn+1=-Qn（Qn非）；
由以上分析，主从JK 触发器没有约束条件。在J=K=1时,每输入一个时钟脉冲，触发器翻转一次。触发器的这种工作状态称为计数状态，由触发器翻转的次数可以计算出输入时钟脉冲的个数。
建立时间：是指输入信号应先于CP信号到达的时间，用tset表示。由图7.5.5可知,J、K信号只要不迟于CP信号到达即可，因此有tset=0。保持时间：为保证触发器可靠翻转，输入信号需要保持一定的时间。保持时间用tH表示。如果要求 CP=1期间J、K的状态保持不变，而CP=1的时间为tWH，则应满足：tH≥tWH。
传输延迟时间：若将从CP下降沿开始到输出端新状态稳定地建立起来的这段时间定义为传输时间，则有：tPLH=3tpd tPHL=4tpd 最高时钟频率：因为主从触发器都是由两个同步RS 触发器组成的,所以由同步RS触发器的动态特性可知 ,为保证主触发器的可靠翻转，CP高电平的持续时间tWH应大于3tpd。同理,为保证从触发器能可靠地翻转， CP低电平的持续时间tWL也应大于3tpd。因此，时钟信号的最小周期为：Tc(min)≥6tpd 最高时钟频率fc(max)≤1/6tpd。
如果把图7.5.5的J、K触发器接成T触发器使用（即将J和K相连后接至高电平），则最高时钟频率还要低一些。因为从CP的下降沿开始到输出端的新状态稳定建立所需要的时间为tPHL≥4tpd，如果CP信号的占空比为50%，那么CP信号的最高频率只能达到fc(max)=1/2tPHL=1/8tpd
集成触发器：
集成JK触发器的产品较多，以下介绍一种比较典型的高速CMOS双JK触发器HC76。该触发器内含两个相同的JK触发器,它们都带有预置和清零输入,属于负跳沿触发的边沿触发器,其逻辑符号和引脚分布如下图7.5.6 所示。其功能表如表7.5.1所示。如果在一片集成器件中有多个触发器，通常在符号前面(或后面)加上数字，以表示不同触发器的输入、输出信号，比如C1与1J、1K同属一个触发器。
综上所述，对主从JK 触发器归纳为以下的几点：
1.主从JK触发器具有置位、复位、保持（记忆）和计数功能；
2.主从JK触发器属于脉冲触发方式，触发翻转只在时钟脉冲的负跳变沿发生；
3.不存在约束条件，但存在一次变化现象。
4.产生一次变化的原因是因为在CP=1期间，主触发器一直在接收数据，但主触发器在某些条件下（Q=0，CP=1期间J端出现正跳沿干扰或Q=1，CP=1期间K端出现正跳沿干扰），不能完全随输入信号的变化而发生相应的变化，以至影响从触发器 状态与输入信号的不对应。
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