无线调频发射器的设计毕业设计（含外文翻译）
毕业论文
Tianjin University of Technology and Education
专 业: 通信工程
班级
班级管理量化考核细则初中班级管理量化细则班级心理健康教育计划班级建设班级德育计划
学号: 通信0303 – 17
学生姓名: 张华夏
指导教师: 许书云 高级工程师
二〇〇七 年 六 月
毕业论文
天津工程师范学院本科生毕业设计
无线调频发射器的设计
The Design of Wireless Frequency Modulation Transmitter
专业班级:通信0303班
学生姓名:张华夏
指导教师:许书云 高级工程师
系 别:电子工程系
2007 年 6 月
毕业论文
摘 要
利用无线通信信道的远距离语音传输业务，是近年来发展很快的一门技术。由于语音业务对误码不敏感，可以采用调频方式发送信息。调频发射器可以使音频信息传送到附近的任意FM接收机。本设计中使用AT89S52控制调频发射的频率，选择了数码管显示发射的频率状态。选择了ROHM BH1415F集成电路产生调频调制发射信号的频率。芯片的主要特征:体积小，准确性高，而且容易产生发射频率。这个系统的各个部分可以进行深入的独立设计研究，现在把它们组合成一个典型的调频发射系统。 本设计使用模拟调频技术，在88MHz--98MHz的频段上，实现
，发射距了线路输入语音信号的小功率远距离单工发送。系统发射功率大约20mW离大于20m，本系统可实现无明显失真的语音传输。
关键词:调频;语音传输;ROHM BH1415
毕业论文
ABSTRACT
The remote audio service code through wireless communication channels is a fast developing technology in recent years. As the audio service code is not sensitive to the mistaken code, the frequency modulation can be used to send information.The FM Transmitter will allow almost any audio source to be transmitted to any nearby FM receiver. The AT89S52 to be used to control the transmission frequency. The LED was
chosen, providing enough space for all output situations. The ROHM BH1415F integrated circuit was chosen to create the frequency modulated audio output signal. Chip features include: small size, accuracy, and easily programmed transmission frequency. These system components have been thoroughly researched separately and are now in the process of being integrated to produce a working prototype FM Transmitter. The simulating frequency modulation technique was adopted in the design .In the frequency interval of 88MHz---98 MHz, the audio signals can be sent out and received with the small power in a long distance .The emissive power of the system is about 20mW and the emissive distance is more than 20m.There is no obvious distortion in the audio transmission.
Key Words:frequency modulation;audio transmission; ROHM BH1415F
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目 录
1 引言 .......................................................................................................................... 1 1.1 通信的发展 .................................................................................................... 1 1.2 广播的发展现状 ............................................................................................ 1 1.3 设计思路 ........................................................................................................ 2 2系统概述 ................................................................................................................... 3 2.1 系统功能要求 ................................................................................................ 3 2.2系统组成 ......................................................................................................... 3 3
方案
气瓶 现场处置方案 .pdf气瓶 现场处置方案 .doc见习基地管理方案.doc关于群访事件的化解方案建筑工地扬尘治理专项方案下载
论证与比较 ....................................................................................................... 5 3.1 无线调频发射电路
设计方案
关于薪酬设计方案通用技术作品设计方案停车场设计方案多媒体教室设计方案农贸市场设计方案
论证与选择 ...................................................... 5 3.2 压控振荡器方案论证与选择 ......................................................................... 6 4 系统硬件电路的设计 ............................................................................................... 7 4.1 单片机控制电路 ............................................................................................ 7
4.1.1 内部结构 ............................................................................................. 7
4.1.2 引脚功能 ............................................................................................. 9 4.2 调频调制发射电路 ...................................................................................... 11
4.2.1 调频调制电路的特点 ........................................................................ 11
4.2.2 结构图 ............................................................................................... 11
4.2.3 允许的最大值 .................................................................................... 12
4.2.4 工作范围 ........................................................................................... 12
4.2.5 调频调制发射电路的组成 ................................................................ 12 4.3 键盘部分 ...................................................................................................... 14
4.3.1 单片机键盘和键盘接口概述............................................................. 14
4.3.2 单片机键盘接口和键功能的实现 ..................................................... 15 4.4 LC振荡电路 ............................................................................................... 16 4.5 调频放大电路 .............................................................................................. 17 4.6 电源模块设计 .............................................................................................. 17
4.6.1 单元电源电路设计 ............................................................................ 17
4.6.2 直流稳压电源的检测 ........................................................................ 17 5 系统程序的设计 ..................................................................................................... 18
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5.1 主程序 .......................................................................................................... 18
5.2 延时子程序 .................................................................................................. 19
5.3 LED动态扫描子程序 .................................................................................... 19
5.4 频率数据转换子程序 ................................................................................... 19
5.5 控制命令合成子程序 ................................................................................... 19
5.6 BH1415F字节写入子程序 ............................................................................ 20
5.7 查键子程序 .................................................................................................. 21 6 系统调试及性能分析 ............................................................................................. 23
6.1 硬件调试 ...................................................................................................... 23
6.2 软件调试 ...................................................................................................... 23
6.3 发射频率的调试 .......................................................................................... 23
6.4 性能分析 ...................................................................................................... 23 结 论 ...................................................................................................................... 24 参考文献 .................................................................................................................... 25 附录1:原理图 .......................................................................................................... 26 附录2:程序源代码: .............................................................................................. 28 附录3:英文原文 ...................................................................................................... 41 附录4:中文译文 ...................................................................................................... 52 致 谢 ...................................................................................................................... 59
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1 引言
1.1 通信的发展
人类社会的发展可视为一部信息传播技术的发展史。从古代的烽火到近代的旗语，都是人们寻求快速远距离通信的手段。直到19世纪电磁学的理论与实践已有坚实的基础后，人们开始寻求用电磁能量传送信息的方法。信息传播促进社会进步和科学技术的发展;科学技术的进步又不断地改进、更新人类信息传播的媒体和工具，并促进信息更迅速、更广泛的传播。
面向21世纪的无线通信，无线通信的系统组成、信道特性、调制与编码、接入技术、网络技术、抗衰落与抗干扰技术以及无线通信的新技术和新应用的发展更是一日千里。
1.2 广播的发展现状
在21世纪的今天，广播的主要技术方式是调频广播，它是继调幅广播(20
的第二代广播，它开始于20世纪50年代，克服了中波广播世纪20年代开始的)
的很多致命不足，如串台严重、频带不够分配，信噪比差等，而实现了高保真度、动态范围宽、信噪比较好、较少串台现象。
调频广播因其优秀的音质和抗干扰性能而成为城市广播覆盖的主要手段。随着城市规模的日益扩展，调频发射台的功率也跟着成数量级地增大，由原来的100W、300W上升到1KW、3KW、甚至10KW，而发射天线的高度也由几十米上升到百余米甚至三四百米。随之逐步形成了高塔大功率覆盖的格局。
从广播业界的角度来看，高塔大功率覆盖模式的主要优点是建设方便，省事省力，见效快。但其固有缺点和带来的负面影响也是不容忽视的，主要有以下几点:因调频广播工作于米波段，极易因高大建筑物和其他物体反射形成多径干扰;因高山和低谷等地形因素会产生收不到信号的阴影区;大区制覆盖因频率不能复用造成规划困难;频谱利用率低;不能解决长距离交通线的连续覆盖问题。从社会发展的角度来看，它还有更重要的三条缺点:浪费能源，覆盖区场强不均匀度可达60dB，大量超出需要的无效辐射，形成能源的巨大浪费;污染环境，大功率FM发射台在天线附近周边地区辐射场强超过环境电磁波卫生标准已是不争的事实;对航空无线电业务造成干扰。
由于相关的国家标准和国家军用标准及频率规划多是10年以前制定的，那时寻呼业和调频广播刚起步不久，对干扰的认识还远不充分，已不适应当今电磁环境现状。当时规定的17dB的防护率早已被突破，10KM的防护间距也已形同虚
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设。
在世界各国，频率资源是有限的。国家已严格限制频率的使用范围。广播频率是政府部门颁发的，现在很多公司、媒体都愿意斥巨资竞标频谱使用权。无线广播中，单一载频用来传输单一的或者单套立体声节目。由于传统的大功率的调频广播频率资源的限制，使广播技术工作者开辟了另一种广播技术形式:小调频同步广播，它的特点是多布点、小功率、同频、同相、同步广播，使用的是现有的调频技术，不过存在着多点同步问题，这在技术上是可以克服的。信号传输可使用微波、有线甚至卫星方式。
由于采用小功率按需布点的方法，在满足覆盖需要的前提下，把单台发射机的功率大幅度降了下来，降到10W、50W、最大不超过300W，这就使诸多问题迎刃而解。对于多径干扰，由于功率小了，大部分反射波场强下降到不至于产生干涉的水平，并且由于布点多，部分多径干扰区可能被互相掩盖;可以用同步补点的办法消除阴影区;小功率辐射易于规划，且提高频谱利用率;可方便组成单频网，满足交通线上的无缝覆盖，保证驾乘人员的不间断接收;场强不均匀度仅为30dB，加上使用低高度垂直极化天线，极大地减小对空辐射和根部近场辐射，既节约能源，又满足电磁环境卫生标准，并可避免造成对航空频段的干扰。 1.3 设计思路
任何一个地区、一个城市都需要有很多专业的服务及新闻宣传，如交通信息咨询、健康咨询、股市信息咨询等，广播又是大众最灵活的信息接受媒体，这需要建立很多的广播电台，而作为一个国家的频率资源是严格控制和有限的，因此，小调频广播就成了未来广播的另一种主要形式，它是广播发展的其中一个方向，是数字音频广播(DAB)、网络广播的有力补充，既节约了频谱资源，又实现了广播功能。
为了实现上述要求，本文作者采用单片机AT89S52和调频专用发射芯片 BH1415F及数码显示设计了一套完整的无线调频发射系统，设计为可在88MHz--98MHz范围内任意设置发射频率，并且可以预置频道，发射频率通过单片机控制最小调整值为0.1MHz，具有单声道/立体声控制，实现了语音信息的短距离无线传输，可广泛应用于学校无线广播、电视现场导播、汽车航行、无线演说等场所。
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2系统概述
2.1 系统功能要求
设计一个无线调频发射系统,实现语音信号的短距离传输。由于语音业务对误码不敏感，可以采用调频方式发送信息，设计中采用了BH1415F构成音频无线发射电路。无线调频发射器可以在88--98MHz范围内任意设置发射频率，可以预置发射频道，发射频率的最小调整值为0.1MHz，具有单声道/立体声控制，发射距离在20--50米之间。
语音信号采用调频方式与调幅相比，有利于改善输出音频信号的信噪比，以保证语音业务的可靠传输，下表是调幅和调频的优缺点比较:
表2-1 调幅和调频优缺点比较
调幅(AM) 调频(FM)
1.传送音频频带较宽(100Hz—5KHz)适
宜于高保真音乐广播
优 传播距离远，覆盖面大 2.抗干扰性强，内设限幅器除去幅度干扰
点 1.电路相对简单
3.应用范围广，用于多种信息传递
4.可实现立体声广播
1.传送音频频带窄
缺 (200Hz—2500Hz)，高音缺传播衰减大，覆盖范围小 点 乏
2.传播中易受干扰，噪声大
2.2系统组成
本设计由单片机、键盘、数码显示、调频发射、调频放大和电源模块等六部分组成，系统框图如图2-1所示。通过操作键盘可以设置和更改发射的频率;单片机用于控制数码管显示对应的发射频率和发送频率信号到调频调制电路中;调频发射将输入的音频信号调制后通过载波发送出去;数码管用于显示发射的频率;调频放大将得到的调制信号进行放大;电源模块则为整个电路提供电源。
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电源模块 调频放大 4×4 P1 P0 数码显示 键盘 BH1415F
ATS8952 左声道输入 DA CK
CE
GND 右声道输入 扫描控制 P2
图2-1 无线调频发射器的系统框图
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3 方案论证与比较
3.1 无线调频发射电路设计方案论证与选择
方案1:采用单片调频发射集成电路组成芯片MC2833。它可构成发射高频率信号的功率放大器。电路由音频放大器、可变电抗器、射频振荡器、输出缓冲器以及放大电路构成。由集成芯片MC2833组成的调频发射机，先将语音通过话筒变成音频电压信号送给音频放大器进行音频电压放大，此音频电压信号经耦合电容送给可变电抗的输入端脚3去控制可变电抗，而由可变电抗以及电感、晶体与高频振荡器组成调频振荡电路，产生调频波经缓冲送给两级二倍频放大器。电路实现基本框图如图3-1所示。但由于该芯片涉及到的谐振回路较多，不易统调，因而频率不易控制，导致信号不稳定，容易跑台，实现较为困难。
音频输入 前置放大 可变电抗 振荡电路
射频输出 放大电路 二倍频电路 缓冲放大
图3-1 MC2833电路基本框图
方案2:采用集成芯片BA1404及相关电路构成。它主要由前置音频放大器，立体声调制器，FM调制器及射频放大器组成。利用内部参考电压改变变容二极管的电容值，可实现发射频率的调整。图3-2所示为电路框图。此电路可实现立体声调频发射，典型调频频段为75-108MHz，振荡频率不易调整，尤其是低端频率实现困难，难以实现要求频段的调整。
左声道输入 调频 放大 射频 电路 电路
输出 右声道输入
图3-2 BA1404电路基本框图
方案3:采用集成芯片BH1415F及相关电路构成。BH1415F是将预加重电路、
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限幅电路、低通滤波电路(LPF)一体化，使音频信号的质量比分立元件的电路(如:BA1404、NJM2035等)有很大改进。此电路可实现立体声调频发射，采用了MCU 数据直接频率设定，可设定70-120MHz频率，由于采用了锁相环锁频并与调频发射电路一体化，使发射的频率非常稳定，并且可靠性好，抗干扰能力强，容易实现调频的要求。
综上所述，为了实现中心频率的控制和系统设计的功能要求，本设计选择方案3，即采用集成芯片BH1415F及相关电路构成音频无线发射电路。 3.2 压控振荡器方案论证与选择
方案1:采用分立元件构成。利用低噪声场效应管，用单个变容二极管直接接入振荡回路作为压控器件。
0.01uVCC100k
5p 1000p100kA4.7k100k2SC1906
47p0.1u D13.3kT1100k0.01u
68p
1k1u
图3-3 压控振荡电路
电路是电容三点式振荡器，如图3-3所示。该方法实现简单，但是调试困难，
[5]而且输出频率不易灵活控制。
方案2:采用压控振荡器和变容二极管，及一个LC谐振回路构成变容二极管压控振荡器。只需要调节变容二极管两端的电压，便可改变压控振荡的输出频率。由于采用了集成芯片，电路设计简单，系统可靠性高，并且利用锁相环频率合成技术可以使输出频率稳定度进一步提高。
综上所述，方案2具有更优良的特性和更简单的电路构成，所以使用方案2作为本次设计的方案。
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4 系统硬件电路的设计
4.1 单片机控制电路
系统采用的微控制器是ATMEL公司生产的低功耗、高性能单片机AT89S52，它有32个外部双向输入/输出 (I/O) 端口，片内含8k bytes的可重复编程的Flash存储器和256 bytes的随机存取数据存储器 (RAM)，3个16位可编程定时计数器，1个全双工串行通信口，器件采用ATMEL公司的高密度、非易失性存储技术生产，兼容标准MCS-51指令系统。AT89S52可以按照常规方法进行编程，也可以在线编程。其将通用的微处理器和Flash存储器结合在一起，特别是可反复擦写的Flash存储器可有效地降低开发成本。
4.1.1 内部结构
AT89S52单片机包含中央处理器、程序存储器(ROM)、数据存储器(RAM)、定时器/计数器、并行I/O口、串行I/O口和中断系统等几大单元以及数据总线、
[13]地址总线和控制总线三大总线构成。图4-1为单片机内部结构框图。 (1) 中央处理器
中央处理器(CPU)是整个单片机的核心部件，能处理8位二进制数据或代码，CPU负责控制、指挥和调度整个单元系统协调的工作，完成运算和控制输入输出功能等操作。
(2) 程序存储器
AT89S52共有8KB个E2PROM，用于存放用户程序，原始数据或
表格
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。 (3) 数据存储器(RAM)
AT89S52内部有128个8位用户数据存储单元和128个专用寄存器单元，它们是统一编址的，专用寄存器只能用于存放控制指令数据，用户只能访问，而不能用于存放用户数据，所以，用户能使用的RAM只有128个，可存放读写的数据，运算的中间结果或用户定义的字型表。
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P,PP,P0.00.72.02.7
端口0驱动器端口2驱动器Vcc(，5V)Vss
RAM地址RAMROM端口0锁存器端口2锁存器寄存器(128×8)(4K×8)程序地址寄存器
缓冲器
ACC堆栈指示器SP
PC加1寄存器
PCONSCONTMODTCONB寄存器暂存器2暂存器1
TH0TL0TH1TL1
PSENALU程序计数器PCSBUFSBUFIEALE(TX)(RX)
状态寄存器中断、串行口和定时器EA定时指令RST与寄存数据指针DPTR
控制器
端口1锁存器端口3锁存器
端口1驱动器端口3驱动器P,PP,P1.01.73.03.7
XTAL1XTAL2
图4-1内部结构框图
(4) 并行输入输出口
T89S52共有4组8位I/O口(P0、 P1、P2或P3)，用于对外部数据的传输。 A
(5) 串行输入输出口
AT89S52内置一个全双工串行通信口，用于与其它设备间的串行数据传送，该串行口既可以用作异步通信收发器，也可以当同步移位器使用。 (6) 定时/计数器
AT89S52有三个16位的可编程定时/计数器，以实现定时或计数功能，并以其定时或计数结果对单片机进行控制。
(7) 中断系统
AT89S52具备较完善的中断功能，有两个外中断、三个定时/计数器中断和一个串行中断，可满足不同的控制要求，并具有两级的优先级别选择。
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4.1.2 引脚功能
140p1.0VCC239p1.1P0.0338p1.2P0.1437p1.3P0.2536p1.4P0.3635p1.5P0.4734p1.6P0.5833p1.7P0.6932RST/VPDP0.71031RXD/P3.0EA/VPP1130TXD/P3.1ALE/PROG1229INT0/P3.2PSEN1328INT1/P3.3P2.71427T0/P3.4P2.61526T1/P3.5P2.51625WR/P3.6P2.41724RD/P3.7P2.31823XTAL2P2.21922XTAL1P2.12021GNDP2.0
图4-2 AT89S52芯片引脚图
(1) 电源和晶振
VCC:供电电压。
GND:接地。
XTAL1:反向振荡放大器的输入及内部时钟工作电路的输入。
XTAL2:来自反向振荡器的输出。
(2) I/O口
? P0口
P0口的字节地址为80H，位地址为80H,87H。P0口既可以作为通用I/O口使用，也可以作为单片机系统的地址/数据线使用。当作为输出口使用时，由于输出电路是漏极开路，必须外接上拉电阻才能有高电平输出。 ? P1口
P1口的字节地址为90H，位地址为90H,97H。P1口只能作为通用I/O口使用。当作为输出口使用时，已能对外提供推拉电流负载，外电路无需再接上拉电阻;当作为输入口使用时，应先向其锁存器写入“1”，使输出驱动电路的FET截止。
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? P2口
P2口的字节地址为0A0H，位地址为0A0H,0A7H。P2口用于为系统提供高位地址，但只作为地址线使用而不作为数据线使用。此外，P2口也可作为通用I/O口使用。
? P3口
P3口的字节地址为0B0H，位地址为0B0H,0B7H。P3口可以作为通用I/O口使用，但在实际应用中它的第二功能信号更为重要。
P3口引脚的第二功能，如下所示:
P3.0 RXD(串行输入口)
P3.1 TXD(串行输出口)
P3.2 /INT0(外部中断0)
P3.3 /INT1(外部中断1)
P3.4 T0(计时器0外部输入)
P3.5 T1(计时器1外部输入)
P3.6 /WR(外部数据存储器写选通)
P3.7 /RD(外部数据存储器读选通)
(3) 4根控制线
? RST:复位信号。保持RST脚两个机器周期以上的高电平，就可以完成CPU系统复位操作，使系统的一些单元内容回到规定值。
? /PSEN:外部程序存储器读选通信号。在读外部ROM时，/PSEN有效(低电平)，以实现外部ROM单元的读操作。
? /EA/VPP:访问程序存储器控制信号。当/EA信号为低电平时，对ROM的读操作限定在外部程序存储器;而当/EA为高电平时，则对ROM的读操作是从内部程序存储器开始，并可延续至外部程序存储器。
? ALE/PROG:地址锁存控制信号。在系统扩展时，ALE用于控制P0口输出的低8位地址送入锁存器锁存起来，以实现低位地址和数据的分时传送。此外由于ALE是以六分之一晶振频率的固定频率输出的正脉冲，因此也可作为外部时钟或外部定时脉冲使用。
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4.2 调频调制发射电路
本系统调频调制发射部分电路采用了ROHM公司的调频发射专用集成电路BH1415F。BH1415F 是一种无线音频传输集成电路，它可以将计算机声卡、游戏机、CD、DVD、MP3、调音台等立体声音频信号进行立体声调制发射传输，配合普通的调频立体声接收机就可实现无线调频立体声传送。适合用于生产立体声的无线音箱、无线耳机、CD、MP3、DVD、PAD、笔记本计算机等的无线音频适配器开发生产。这个集成电路是由提高信噪比(S/N)的预加重电路、防止信号过调的限幅电路、控制输入信号频率的低通滤波电路(LPF)、产生立体声复合信号的立体声调制电路、调频发射的锁相环电路(PLL)组成。
4.2.1 调频调制电路的特点
(1)将预加重电路、限幅电路、低通滤波电路(LPF)一体化，使音频信号的质 量比分立元件的电路(如:BA1404、NJM2035等)有很大改进。 (2)导频方式的立体声调制电路。
(3)采用了锁相环锁频并与调频发射电路一体化，合发射的频率非常稳定。 (4)采用了MCU 数据直接频率设定，可设定70-120MHz频率，使用上非常方便。 4.2.2 结构图
图4-3 BH1415F 内部结构图
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4.2.3 允许的最大值
表4-1 BH1415F 工作时允许的最大值(Ta=25? 基本电路测量)
条件 项目 符号 范围 单位
Pin8、12 电源电压 Vcc +7v V
Pin15、16、17、18 输入电压 VIN-D -0.3~Vcc+0.3 V
Pin7 相位比较器输出电压 VOUT-D -0.3~Vcc+0.3 V
功率 Pd 450 mW
工作温度范围 Tstg -55~+125 ?
4.2.4 工作范围
表4-2 BH1415F 工作范围(Ta=25?)
项目 符号 数值 单位 条件 工作电源电压 Vcc 4.0~6.0 V Pin8、12 工作温度 Topr -40~85 ? 音频输入电平 VIN-A ~-10 dBV Pin1、22 音频输入频率 fIN-A 20~15K Hz Pin1、22 预加重延时 τPRE ~155 μsec Pin2、21 发射频率 fTX 87.7~107.9 MHz Pin9、11 高电平电压标VIH 0.8Vcc~Vcc V Pin15、16、17、准(H) 18 低电平电压标VIL GND~0.2Vcc V Pin15、16、17、准(L) 18
4.2.5 调频调制发射电路的组成
(1)预加重电路
预加重电路是一个非线性的音频放大器，它的内部工作点为1/2Vcc，因为它是非线性放大器，所以输入阻抗取决为内部电阻R3=43 KΩ，预加重时间取决于内部电阻R2=22.7K和外部电容C1=2200p。
(2)限幅电路
限幅电路是由二极管限幅的反相放大器组成，它的内部工作点为1/2 Vcc。
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1/2VCC
5B7To LPF circuit6From pre-emphasis circuit
图4-4 限幅电路
)低通滤波电路 (3
低通滤波电路是由二阶低通反馈放大电路组成，它的分频点为15KHz。
100K
67BFrom Limiter circuit5To MPX circuit1/2VCC
图4-5 低通滤波电路
具体的公式如下:
Q=0.577、ω0=1.274 、fc=15KHz
R1=R2=R3=Rf=100KΩ (4-1) Cf=1/ω0 Rf=1/(2πX1.274X15KX100K)=83.28pF (4-2) C1=3Q Cf =3X0.577X83.28pF=144pF?150pF (4-3) C2=Cf/3Q=83.28p/(3X0.577)=48?50pF (4-4) (4)立体声调制电路
音频信号从第1脚和第22脚输入后通过预加重电路、限幅电路和低通滤波电路后送到混合器(MPX)中，另外由第13、14脚接入7.6MHz晶体的振荡电路通过200分频后产生的38KHz副载波信号，同时38KHz副载波通2分频产生的19KHz导频信号。音频信号和38KHz的副载波信号被多路复合器进行了平衡调制，产生了一个主信号(L+R)和一个通过DSB 调制的38KHz 副载波信号(L-R)，并与19KHz导频信号组成复合信号从第5脚输出。
(5)FM发射电路
FM发射电路采用稳定频率的锁相环系统。这一部分由高频振荡器、高频放大
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器及锁相环频率合成器组成。调频调制由变容二极管组成的高频振荡器实现，高频振荡器是一个锁相环的VCO，立体声复合信号通过它直接进行调频调制。
高频振荡器是由第9脚外部的LC 回路与内部电路组成，振荡信号经过高频放大器从11脚输出，同时输送到锁相环电路进行比较后从第7脚输出一个信号对高频振荡器的值进行修正，确保频率稳定。如果频率超过锁相环设定的频率，第7 脚将输出的电平变高;如果是低于设定频率，它将输出的电平变低;相同的时候，它的电平将不变。
4.3 键盘部分
4.3.1 单片机键盘和键盘接口概述
单片机使用的键盘可分为独立式和矩阵式两种。独立式实际上就是一组相互独立的按键，这些按键可直接与单片机的I/O接口连接，其方法是每个按键独占
[12]一条口线，接口简单。矩阵式键盘也称行列式键盘，因为键的数目较多，所以
-6所示)。 键按行列组成矩阵(如图4
U? 1629WRPSEN1730RDALE/P11TXD 910RESETRXDP1.7P1.618X2P1.519 X1P1.428P273127EA/VPP26SCSW-PBS8SW-PBS4SW-PBS0SW-PB26 P251425T0P24P1.31524T1P2323 P22SDSW-PBS9SW-PBS5SW-PBS1SW-PB1222INT0P211321INT1P20P1.2 P1.7832P17P07SESW-PBSASW-PBS6SW-PBS2SW-PBP1.6733P16P06P1.5634P15P05 P1.1P1.4535P14P04P1.3436P13P03SFSW-PBSBSW-PBS7SW-PBS3SW-PBP1.2337P12P02 P1.1238P11P01P1.0P1.0139P10P008051
图4-6 键盘接口电路图
按一个键到键的功能被执行主要应包括两项工作:一是键的识别，即在键盘中找出被按的是哪个键，通过接口电路来实现;另一项是键功能的实现，通过执
[13]行中断服务程序来完成。下面来介绍键盘接口问题。
具体来说，键盘接口应完成以下操作功能:
a 键盘扫描，以判定是否有键被按下(称之为“闭合键”)。
b 键识别，以确定闭合键的行列位置。
c 产生闭合键的键码。
d 排除多键、串键(复按)及去抖动。
这些内容通常是以软硬件结合的方式来完成的，即在软件的配合下由接口电
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路来完成。但具体那些由硬件完成由软件完成，要看接口电路的情况。总的原则是，硬件复杂软件就简单，硬件简单软件就得复杂一些。
4.3.2 单片机键盘接口和键功能的实现
(1) 键盘接口处理内容
? 键扫描
键盘上的键按行列组成矩阵，在行列的交点上都对应有一个键。为判定有无键按下(闭合键)以及被按键的位置，可使用两种方法:扫描法和翻转法，其中 扫描法使用较为普遍。
? 去抖动
当扫描表明有键被按下之后，紧接着应进行去抖动处理。因为常用键盘的键实际上就是一个机械开关结构，被按下时，由于机械接触点的弹性及电压突跳等原因，在触点闭合或断开的瞬间会出现电压抖动，如图4-7所示。抖动时间长短与键的机械特性有关，一般为5,10ms。而键的稳定闭合时间和操作者按键动作有关，大约为十分之几到几秒不等。
键按下
后沿抖动 前沿抖动
图4-7 键闭合和断开时的电压抖动
? 键码计算
被按键确定下来之后，接下来的工作是计算闭合键的键码，因为有了键码，才能通过散转指令把程序执行转到闭合键所对应的中断服务程序上去。也可以直接使用该闭合键的行列值组合产生键码，但这样做会使各子程序的入口地址比较散乱，给JMP指令的使用带来不便。所以通常都是以键的排列顺序安排键号，这样安排，使键码既可以根据行号列号以查表求得，也可以通过计算得到。若各行的首号依次是00H，04H，08H，0CH。若列号按0,3顺序，则键码的计算公式为: 键码=行首号+列号
? 等待键释放
计算键码之后，再以延时后进行扫描的方法等待键释放。等待键释放是为了保证键的一次闭合仅进行一次处理。
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综上所述，键盘接口处理的核心内容是测试有无闭合键，对闭合键进行去抖动处理，求得闭合键的键码。
为了使键盘操作更稳定可靠，还可以加一些附加功能。例如屏蔽功能:在对一个闭合键已进行处理时，再按下其它键不会产生影响;对于一个键，不管按下多长时间，仅执行一次键处理子程序等。
(2) 键盘接口的控制方式
在单片机的运行过程中，何时执行键盘扫描和处理，可有以下3种情况: ? 随机方式，每当CPU空闲时执行键盘扫描程序。
? 中断方式，每当有键闭合时才向CPU发出中断请求，中断响应后执行键盘扫描程序。
? 定时方式，每隔一定时间执行一次键盘扫描程序，定时可由单片机定时器完成。
(3) 键处理子程序
在计算机中每一个键都对应一个处理子程序，得到闭合键的键码后，就可以根据键码，转相应的键处理子程序(分支是使用JMP等散转指令实现的)，进行字
[14]符、数据的输入或命令的处理，这样就可以实现相应键所设定的功能。 4.4 LC振荡电路
LC振荡器起振条件
相位平衡条件:X和X必需为同性质的电抗，X必需为异性质的电抗，且它们cebecb
之间满足下列关系:
Xc,,(X，X)bece (4-5)
即
1XX,||,||,,,LCLC (4-6) 幅度起振条件:
1'q,Fu *q，(q，qL)mieoeAu (4-7)
qm式中:——晶体管的跨导，
Fu——反馈系数， AU——放大器的增益，
qie——晶体管的输入电导，
qoe——晶体管的输出电导，
'qL——晶体管的等效负载电导，
Fu一般在0.1,0.5之间取值。
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4.5 调频放大电路
调频放大电路部分采用UPC1651 对调制信号进行放大。
4.6 电源模块设计
4.6.1 单元电源电路设计
为了能够让单片机和调频发射部分更好，更稳定地工作，采用了图4-8所示单元电源电路，由电源变压器、桥堆和滤波电容器所组成。电源变压器的初级电
[15] [16]压输入为220V，次级输出电压为12V。
由于单片机所需的是+5V电源，经滤波电容和三端稳压集成电路MC7812后可得到+12V电压，MC7812能将15V,25V的直流电压变换成12V的稳定电压，在12V的电压中含有少量的低频成分和接收外界的高频成分，再经后一级滤波后送三端稳压集成电路7805，7805能将大于7V,15V的直流电压变换成5V的稳定电压。同时由于电流较大导致三端稳压集成电路MC7812和7805过热，为了确保电路工作正常，给两个芯片分别加上散热片。
78127805+5VinVoutVinVoutGNDGND R12KT1D1Bridge121220VC1C2C3C4C5C6C7C8470uF/25V10uF1000uF/25V104104104104DS12200uF/25VTrans CT
图4-8 电源电路图
4.6.2 直流稳压电源的检测
本系统对电源要求高，因为稳定性和可靠性在发射电路重要意义。为了提高稳定性，所以采用如图4-8的稳压电源，电源电路的主要部件采用集成的三端稳压器件如7812与7805，稳压电源输入电压范围宽，输出电压稳定，抗干扰能力
[12]强，以满足调频发射机的要求。
数字万用表对稳压电源的测试结果:
表4-3 稳压电源的测试结果
输入级(原) 滤波稳压输出 输出级
+12V直流稳压电源 220V 11.99 V 4.99V
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5 系统程序的设计
5.1 主程序
首先，进行整个程序的初始化及清屏，开机时先显示一下“088.0”，预制发射频率为88MHz，送入BH1415F，然后进入查键和显示
函数
excel方差函数excelsd函数已知函数 2 f x m x mx m 2 1 4 2拉格朗日函数pdf函数公式下载
的循环。当有按键按下时，程序判断是哪个键被按下，然后执行相应的按键功能，并调用数码显示，显示所设置的发射频率;当没有键按下时，返回键盘扫描，再判断是否有键被按下。本次程序设计的整体流程图，如图5-1所示:
初始化
清屏
调用显示
键盘扫描
N
键被按下
Y
判断哪个键被按下
执行相应的按键功能
图5-1程序设计整体流程图
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5.2 延时子程序
延时函数在本系统中主要用于1ms的显示延时和10ms的按键消抖。 5.3 LED动态扫描子程序
扫描函数使用单片机的两个端口，一个端口用于输出段码，一个端口用于行扫描，以实现LED 的动态显示。扫描函数执行一次约为4ms，在第二位LED显示时点亮小数点。其程序流程图如图5-2所示:
开始
取显示数据的段码至输出口
选中对应列显示1ms
Y
4次到
N
下一数据
返回
图5-2 动态扫描子函数流程图
5.4 频率数据转换子程序
将频率数据由十进制BCD码转为十六进制数。
5.5 控制命令合成子程序
BH1415F的频率控制字为两个字节(如图5—3所示)。两个字节中低11位(D0—D10)为频率数据，其值乘以0.1即为BH1415F 的输出频率(单位为MHz)。
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高5位(D0—D15)为控制位。其中D11(MONO)位单声道/立体声控制位，该位为0时表示单声道发射模式，该位为1时表示立体声发射模式。D12(PD0)、D13(PD1)位用于相位控制，通常为0，当分别为01和10时可使发射频率在最低和最高处。D14(T0)和D15(T1)用于测试模式控制，通常为00，当为10时为测试模式。合成时将控制命令(5位)与数据的最高3位合成一个字节。
图5-3 BH1415F的频率控制字及传送格式
5.6 BH1415F字节写入子程序
按照BH1415F字节传送要求，按低位先送、低字节先送的原则。传送的延时应精确，程序流程图如图5-4、5-5所示。
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发送开始 开始
A带进位右移1位 置发送允许(P3.2=1)
C中数据移入P3.0口
装入低8位数据至A
延时4us
调用8位数据发送子程序
锁存数据(P3.1=1)
装入高8位数据至A
延时4us
调用8位数据发送子程序 置P3.1为0
N 发送禁止(P3.0~P3.2置0) 8位移完,
Y
结束 发送结束
图5-4 16位频率数据发送程序流程图 图5-5 8位数据发送子程序流程图
5.7 查键子程序
系统采用4×4行列式键盘。键盘部分应实现如下功能:首先，对键盘进行扫描，判断是否有键被按下。如果没有，则转回键盘扫描，看下次是否有键被按下;如果有键被按下，则先对键进行去抖动，然后算出是哪个键被按下，再延时等待键释放。因为每一个键都对应一个处理子程序，得到闭合键的键码后，就可以根据键码，转相应的键处理子程序(分支是使用JMP等散转指令实现的)，进行字符、数据的输入或命令的处理。这样就可以实现该键所设定的功能。
根据上述说明，画出本次程序设计的键处理流程图，如图5-6所示:
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开始
键扫描
N 有无键按下
Y
去抖动
键码计算
N
键释放
Y
JMP@A+DPTR
A=nnH A=00H A=01H A=‥H
00,键 01,键 „,键 „,键 „ 处理程序 处理程序 处理程序 处理程序
图5-6键处理流程图
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6 系统调试及性能分析
6.1 硬件调试
硬件调试时先检查电路板的焊接情况，在检查无误后可以通电检查。实际制作中可结合示波器对晶振及P0、P1、P2口的波形情况进行综合硬件测试分析。 6.2 软件调试
软件调试使用伟福编译软件，源程序编译及仿真调试应分段或以子程序为单位一个一个进行，最后可以结合硬件实时运行调试。
6.3 发射频率的调试
调通程序及硬件的情况下，在BH1415F的11脚接上一段电线作为发射天线，在室内可以收到调频广播。
如果调不出频率，或者出了频率但不由单片机控制，该类问题主要是压控调试不对，没有锁相。在LC振荡电路中，把振荡产生的信号接入示波器，观察示波器，调节中周的磁芯改变L的值使示波器的频率读数达到93MHz左右。先测试变容二极管上的电压，频率越高，电压越高，调节电感匝距，使得频率设置在98MHz时，电压接近Vcc，频率设置在88MHz时，电压接近0V。当发现频率的最高端达不到98MHz时应减小振荡电感(减小匝数);而在低端的频率达不到要求时，要增加线圈匝数。
在调试中选用MC1648做压控振荡，虽然频率达到了设计要求，但是干扰特别明显，导致接收到的音频信号质量下降。考虑发射信号的音质很重要，不采用MC1648，直接使用LC 振荡电路。LC 振荡电路的调试过程中需要多次更换电容和电感线圈，调整振荡电路使BH1415F 可以振荡。
如果调试中频率覆盖范围没有达到预期的效果，一个原因是变容二极管变容范围不够大;也有可能LC振荡电路调整的不完善。振荡电感调好后用胶封住，防止发射器工作时由于振动而产生频率漂移。
6.4 性能分析
用BH1415F设计的小功率调频发射器不仅设计简单，而且频率设定灵活，可有效地避开当地的调频电台，可应用于室内广播、电视伴音转发等小范围的无线调频转播。
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结 论
此次设计将应用于无线通信领域，并且针对当前市场上短距离无线产品的不足进行了改进。测试结果表明，设计要求的各项指标均可以基本实现，尽管发射的带宽没有到达预计的结果，原因是变容二极管的变容范围不够大。要得到稳定度高的发射频率应采用锁相环技术，来降低中心频率的漂移。此外，语音信号采用调频方式与调幅相比，有利于改善输出音频信号的信噪比，以保证语音业务的可靠传输。
无线调频发射系统应用了大量的高频电子线路技术，尤其是其中的高频信号处理设计电路要有电路调试的环境，受实际调试环境的影响教大，调试具有较大难度。在电路的设计制作中，一定要遵循高频布线规则，并且可以在焊接电路的过程中适当接入退耦电容，有效的滤除杂波信号的干扰。
通过方案论证、资料查询及电路设计和反复调试，不断的解决电路调试过程中的问题，最终在规定的时间内完成了设计任务。本设计由于水平有限，电路及程序设计还有需要改进的地方，在今后的学习和研究中，将继续改进完善。
另外在调试过程中，以保证作品实现功能准确为前提，尽量做到电路简单、美观，效果好成本低，以增强其实用价值。
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参考文献
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Vol.45 No.3, 232.
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附录1:原理图
s4s3s2s1
JP1
s8s7s6s5 12 3Header 3
s12s11s10s9
+5 +5D1Photo Sen 29PSENC13017s16s15s14s13 ALE (PROG)P3.7 (RD)10uF1116(TXD) P3.1P3.6 (WR)10 (RXD) P3.09RESET40VCC2019VSSXTAL118XTAL0728P1.4P2.762731P1.5P2.6EA/VPP526P1.6C2P2.542515P1.7P2.4P3.5 (T1)32414Y1P2.3P3.4 (T0)22312MHz27pFP2.281221312dpP2.1P3.3 (INT1)2112dpaC3P2.0P3.2 (INT0)DS1bVCC328c9P0.7P1.7a33727pFdP0.6P1.6NC346fbeP0.5P1.5g355fP0.4P1.4364ecgU1P0.3P1.3d3731089S52P0.2P1.27382P0.1P1.1 (T2EX)6391P0.0P1.0 (T2)543281dpdpaDS2bVCCc9adNCfbegfecgd7106R9R15R12R11R104.7KR8R7R6R5R4R3R25104+53281dp+5dpaDS3bVCCc9adNCfbegQ1fQNPNec7gd1065432Q281QNPNdpdpaDS4bVCCc9adNCfbegQ3fecgQNPNd10
Q4QNPN
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JP4Header 4
GNDGND
GND
GNDMutingGNDGNDGNDGND27pFC16DateY11C212120.01uF10uF.Clock7.6MHz3C24Chp enable
2200pF2200pFC9C1010uFC4L27pFC19150pF150pFC11C12U1R210KJP1BH1415F470pFC13
1BH1415F2GND
3GND10K122R3Header 3
JP3R221
2R1C18pF320C15C3110KGND10uFHeader 2GNDC18C14419C510uF10uFR9100pFL15180.01uFGND10KC6617D1K10mH716100uF
815GNDGNDGND
GNDGNDGNDC8914R8
10K101310uFC20R6R4111220KGND5.1K330pFC17
0.047uFJP2R5C71100K2R733uF
Header 2GND10K
Q1
Q2C221000pF
GND
GND
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附录2:程序源代码:
;26H-29H放显示小数位、个位、十位、百位BCD码数，24H-25H放频率控制
数据(十六进制)
;
CONBITL EQU 21H ;频率控制字节低8位
CONBITH EQU 22H ;频率控制字节高8位
KEYWORD EQU 23H ;存放键扫描时P1口值
ORG 0000H ;程序开始地址
LJMP START ;转START执行
ORG 0003H ;
RETI ;不用中断程序
ORG 000BH ;
RETI ; 不用中断程序
ORG 0013H ;
RETI ; 不用中断程序
ORG 001BH ;
RETI ; 不用中断程序
ORG 0023H ;
RETI ; 不用中断程序
ORG 002BH ;
RETI ;
;初始化程序
CLEARMEN: MOV R0,#20H ;20H-29H循环清0
MOV R1,#0AH ; CLEARLOOP: MOV @R0,#00H ;
INC R0 ;
DJNZ R1,CLEARLOOP ;
MOV P0,#0FFH ;四端口置1
MOV P1,#0FFH ;
MOV P2,#0FFH ;
MOV P3,#0FFH ;
CLR P3.0 ;BH1415禁止操作
CLR P3.1 ;
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CLR P3.2 ;
LCALL KEYFUN15 ;置立体声发射方式,开立体声发射指
示灯
CLEAR1: MOV PCON,#00H ;控制寄存器清0
MOV 29H,#00H ; 置初始值为88MHZ(显示为088.0)
MOV 28H,#08H ;
MOV 27H,#08H ;
MOV 26H,#00H ;
LCALL DISPUPDAT
RET ;子程序返回
;
;主程序
START: LCALL CLEARMEN ;上电初始化
MAIN: LCALL KEYWORK ;调查键子程序
LCALL DISPLAY ;LED显示一次
AJMP MAIN ;转MAIN循环
NOP ;PC出错处理
NOP ;
AJMP START ;重新初始化
;
; 4*4行列扫描查键子程序
KEYWORK: MOV P1,#0FFH ; 置P1口为输入状态
CLR P1.0 ;扫描第一行(第一行为0)
MOV A,P1 ;读入P1口值
ANL A,#0F0H ;低四位为0
CJNE A,#0F0H,KEYCON ;高四位不为全1(有键按下)转
KEYCOON
SETB P1.0 ; 扫描第二行(第二行为0)
CLR P1.1 ;
MOV A,P1 ; 读入P1口值
ANL A,#0F0H ; 低四位为0
CJNE A,#0F0H,KEYCON ; 高四位不为全1(有键按下)转
KEYCOON
SETB P1.1 ; 扫描第三行(第三行为0)
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CLR P1.2 ;
MOV A,P1 ; 读入P1口值
ANL A,#0F0H ; 低四位为0
CJNE A,#0F0H,KEYCON ; 高四位不为全1(有键按下)转
KEYCOON
SETB P1.2 ; 扫描第四行(第四行为0)
CLR P1.3 ;
MOV A,P1 ; 读入P1口值
ANL A,#0F0H ; 低四位为0
CJNE A,#0F0H,KEYCON ; 高四位不为全1(有键按下)转
KEYCOON
SETB P1.3 ;结束行扫描
RET ;子程序返回
KEYCON: LCALL DL10MS ;消抖处理
MOV A,P1 ;再读入P1口值
ANL A,#0F0H ; 低四位为0
CJNE A,#0F0H,KEYCHE ; 高四位不为全1,确有键按下,
转KEYCHE
KEYOUT: RET ;干扰,子程序返回 KEYCHE: MOV A,P1 ;读P1口值
MOV KEYWORD,A ;放入23H暂存
CJLOOP: LCALL DISPLAY ;调显示子程序
MOV A,P1 ;读P1口值
ANL A,#0F0H ;低四位为0
CJNE A,#0F0H,CJLOOP ;高四位为全1(键还按着),转
CJLOOP等待释放
MOV R7,#00H ;键释放,置R7初值为#00H(查表次
数)
MOV DPTR,#KEYTAB ;取键值表首址
CHEKEYLOOP: MOV A,R7 ;查表次数入A
MOVC A,@A+DPTR ;查表
XRL A,KEYWORD ;查表值与P1口读入值比较
JZ KEYOK ;为0(相等)转KEYOK
INC R7 ;不等,查表次数加1
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CJNE R7,#10H,CHEKEYLOOP ;查表次数不超过16次转
CHEKEYLOOP再查
RET ;16次到,退出 ;
KEYOK: MOV A,R7 ;查表次数入A(即键号值)
MOV B,A ;放入B
RL A ;左移
ADD A,B ;相加(键号乘3处理JMP 3字节指令)
MOV DPTR,#KEYFUNTAB ;取键功能散转表首址
JMP @A+DPTR ;查表
KEYFUNTAB: LJMP KEYFUN00 ; 键功能散转表。跳至0号键功
能程序
LJMP KEYFUN01 ;
LJMP KEYFUN02
LJMP KEYFUN03
LJMP KEYFUN04
LJMP KEYFUN05
LJMP KEYFUN06
LJMP KEYFUN07
LJMP KEYFUN08
LJMP KEYFUN09
LJMP KEYFUN10
LJMP KEYFUN11
LJMP KEYFUN12
LJMP KEYFUN13
LJMP KEYFUN14
LJMP KEYFUN15 ; 跳至15号键功能程序
RET ;散转出错返回
;
;键号对应P1口数值表(同时按下两键为无效操作)
KEYTAB: DB 0EEH,0DEH,0BEH,7EH,0EDH,0DDH,0BDH,7DH
DB
0EBH,0DBH,0BBH,7BH,0E7H,0D7H,0B7H,77H,0FFH,0FFH
;
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;0号键功能程序
KEYFUN00: INC 29H
MOV A,29H
CLR C
CJNE A,#02H,FUN00 FUN00: JC FUN00OUT
MOV 29H,#00H FUN00OUT: MOV A,29H
XRL A,#01H
JNZ F00OUT1
MOV 28H,#00H
AJMP F00OUT F00OUT1: MOV 28H,#08H F00OUT: LCALL DISPUPDAT
RET
;
;01号键功能程序
KEYFUN01: INC 28H
MOV A,28H
CLR C
CJNE A,#0AH,FUN01 FUN01: JC FUN01OUT
MOV 28H,#00H FUN01OUT: MOV A,29H
XRL A,#01H
JNZ F01OUT
MOV 28H,#00H
AJMP F001OUT F01OUT: MOV A,28H
XRL A,#08H
JZ F001OUT
MOV A,28H
XRL A,#09H
JZ F001OUT
毕业论文
MOV 28H,#08H F001OUT: LCALL DISPUPDAT
RET
;
;02号键功能程序
KEYFUN02: INC 27H
MOV A,27H ;
CLR C ;
CJNE A,#0AH,FUN02 FUN02: JC FUN02OUT
MOV 27H,#00H FUN02OUT: LCALL DISPUPDAT
RET ;
;
;03号键功能程序
KEYFUN03: INC 26H ;
MOV A,26H ;
CLR C ;
CJNE A,#0AH,FUN03 FUN03: JC FUN03OUT
MOV 26H,#00H FUN03OUT: LCALL DISPUPDAT
RET
;
;04号键功能程序
KEYFUN04: MOV 29H,#01H
MOV 28H,#00H
MOV 27H,#09H
MOV 26H,#00H
LCALL DISPUPDAT
RET
;
;05号键功能程序
KEYFUN05: MOV 29H,#01H ;
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MOV 28H,#00H
MOV 27H,#08H
MOV 26H,#00H
LCALL DISPUPDAT ;
RET
;
;06号键功能程序
KEYFUN06: MOV 29H,#01H
MOV 28H,#00H
MOV 27H,#05H
MOV 26H,#00H
LCALL DISPUPDAT
RET
;
;07号键功能程序
KEYFUN07: MOV 29H,#01H
MOV 28H,#00H
MOV 27H,#00H
MOV 26H,#00H
LCALL DISPUPDAT
RET
;
;08号键功能程序
KEYFUN08: MOV 29H,#00H
MOV 28H,#09H
MOV 27H,#08H
MOV 26H,#00H
LCALL DISPUPDAT
RET
;
;09号键功能程序
KEYFUN09: MOV 29H,#00H
MOV 28H,#09H
MOV 27H,#06H
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MOV 26H,#00H
LCALL DISPUPDAT
RET
;
;10号键功能程序
KEYFUN10: MOV 29H,#00H
MOV 28H,#09H
MOV 27H,#04H
MOV 26H,#00H
LCALL DISPUPDAT ; RET
;11号键功能程序
KEYFUN11: MOV 29H,#00H
MOV 28H,#09H
MOV 27H,#02H
MOV 26H,#00H
LCALL DISPUPDAT
RET
;
;12号键功能程序
KEYFUN12: MOV 29H,#00H
MOV 28H,#09H
MOV 27H,#00H
MOV 26H,#00H
LCALL DISPUPDAT
RET
;
;13号键功能程序
KEYFUN13: MOV 29H,#00H
MOV 28H,#08H
MOV 27H,#08H
MOV 26H,#00H
LCALL DISPUPDAT
RET
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;
;14号键功能程序
KEYFUN14: MOV 29H,#00H
MOV 28H,#08H
MOV 27H,#07H
MOV 26H,#08H
LCALL DISPUPDAT
RET
;
;15号键功能程序
KEYFUN15: CPL 03H
JNB 03H,MONO
CLR P3.3
LCALL PUTBIT
RET
MONO: SETB P3.3
LCALL PUTBIT
RET
;
; 将BCD码转为十六进制数，与5位控制码合成操作码，写入控制芯片 DISPUPDAT: LCALL BCDB
LCALL CONCOMMAND
LCALL PUTBIT
RET ;
; 将BCD码转为十六进制数程序
BCDB: MOV CONBITL,#00H ; 控制字清0
MOV CONBITH,#00H ; 控制字清0
MOV CONBITL,26H
MOV A,27H ;个位数乘10操作
MOV B,#10 ;
LCALL MULLOOP ;调乘法子程序
MOV A,28H ;十位数乘100操作
MOV B,#100
LCALL MULLOOP ; 调乘法子程序
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MOV A,29H ;
JNZ ADD3E8
RET ; 百位数为0退出 ADD3E8: CLR C ;清进位档标志
MOV A,#0E8H ;低8位加法
ADD A,CONBITL ;累加
MOV CONBITL,A ;放回CONBITL
MOV A,#03H ; 高8位加法
ADDC A,CONBITH ;控制字高8位处理
MOV CONBITH,A ;放回CONBITH
RET ;返回
;
;乘法及累加处理程序(将四位显示的十进制BCD码转为1个二进制数) MULLOOP: MUL AB ;乘法
CLR C ;清进位标志
ADD A,CONBITL ;积低8位与CONBITL相加
MOV CONBITL,A ;放回CONBITL
MOV A,CONBITH ;
ADDC A,B
MOV CONBITH,A ;放回CONBITH
RET ;返回
;
;频率控制数据与5位控制码合成BH1415控制字
CONCOMMAND: ANL CONBITH,#07H ;高四位为0
MOV A,20H ;控制字放入A
ORL A,CONBITH ;合成控制字
MOV CONBITH,A ;放回CONBITH
RET ;返回
;
;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
;; 显示程序 ;; ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
;共阳LED显示，P0口输出段码，P2口输出扫描字
DISPLAY: MOV R1,#26H ;显示首址
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MOV R5,#0FEH ;设扫描字
PLAY: MOV A,R5 ;放入A
MOV P2,A ;P2口输出
MOV A,@R1 ;取显示数据
MOV DPTR,#TAB ;取段码表首址
MOVC A,@A+DPTR ;查段码
MOV P0,A ;从P0输出
MOV A,R5 ;读入扫描字
JB ACC.1,PLAY1 ; 不是十位(LED)，不显示小数
点
CLR P0.7 ;是十位,显示小数点 PLAY1: LCALL DL1MS ;点亮1毫秒
INC R1 ;指向下一显示数据
JNB ACC.3,ENDOUT ;是第四位LED，退出
RL A ;不是，左移一位
MOV R5,A ;放回R5
SETB P0.7 ;关小数点
AJMP PLAY ;转PLAY循环 ENDOUT: MOV P2,#0FFH ;显示结束，关显示输出口
MOV P0,#0FFH ;
RET ;返回
;
;0-9共阳段码表
TAB: DB 0C0H,0F9H,0A4H,0B0H,99H,92H,82H,0F8H,80H,90H,0FFH,0FFH
;
;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
;; 发送控制字节子程序 ;; ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
;
PUTBIT: MOV A,CONBITL ;低8位控制字入A
SETB P3.2 ;BH1415使能(允许写)
LCALL PUT ;发送8位
MOV A,CONBITH ; 高8位控制字入A
LCALL PUT ; 发送8位
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CLR P3.2 ; BH1415写禁止
CLR P3.0 ;复位
CLR P3.1 ;复位
RET ;返回
;
;字节发送子程序
PUT: MOV R3,#8 ;发送8位控制
CLR C ;清C
PUT1: RRC A ;带进位位右移(先发低位)
MOV P3.0,C ;低位送至P3.0口
NOP ;延时4微秒
NOP ;
NOP ;
NOP ;
SETB P3.1 ;锁存数据(上升沿时锁存数据)
NOP ;延时4微秒
NOP ;
NOP ;
NOP ;
CLR P3.1 ;
DJNZ R3,PUT1 ;8位未发完转PUT1再发
RET ; 8位发完结束 ;
;513微秒延时子程序
DL513: MOV R3,#0FFH DL513LOOP: DJNZ R3,DL513LOOP
RET
;
;1毫秒延时子程序(LED点亮用)
DL1MS: MOV R4,#02H DL1MSLOOP: LCALL DL513
DJNZ R4,DL1MSLOOP
RET
;
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;10毫秒延时子程序(消抖动用)
DL10MS: MOV R6,#0AH DL10MSLOOP: LCALL DL1MS
DJNZ R6,DL10MSLOOP
RET
END ;程序结束
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附录3:英文原文
Modulating Direct Digital Synthesizer
In the pursuit of more complex phase continuous modulation techniques, the control of the output waveform becomes increasingly more difficult with analog circuitry. In these designs, using a non-linear digital design eliminates the need for circuit board adjustments over yield and temperature. A digital design that meets these goals is a Direct Digital Synthesizer DDS. A DDS system simply takes a constant reference clock input and divides it down a to a specified output frequency digitally quantized or sampled at the reference clock frequency. This form of frequency control makes DDS systems ideal for systems that require precise frequency sweeps such as radar chirps or fast frequency hoppers. With control of the frequency output derived from the digital input word, DDS systems can be used as a PLL allowing precise frequency changes phase continuously. As will be shown, DDS systems can also be designed to control the phase of the output carrier using a digital phase word input. With digital control over the carrier phase, a high spectral density phase modulated carrier can easily be generated.
This article is intended to give the reader a basic understanding of a DDS design, and an understanding of the spurious output response. This article will also present a sample design running at 45MHz in a high speed field programmable gate array from QuickLogic.
A basic DDS system consists of a numerically controlled oscillator (NCO) used to generate the output carrier wave, and a digital to analog converter (DAC) used to take the digital sinusoidal word from the NCO and generate a sampled analog carrier. Since the DAC output is sampled at the reference clock frequency, a wave form smoothing low pass filter is typically used to eliminate alias components. Figure 1 is a basic block diagram of a typical DDS system design.The generation of the output carrier from the reference sample clock input is performed by the NCO. The basic components of the NCO are a phase accumulator and a sinusoidal ROM lookup table. An optional phase modulator can also be include in the NCO design. This phase modulator will add phase offset to the output of the phase accumulator just before the ROM lookup table. This will enhance the DDS system design by adding the capabilities to phase modulate the carrier output of the NCO. Figure 2 is a detailed
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block diagram of a typical NCO design showing the optional phase modulator.
FIGURE 1: Typical DDS System.
FIGURE 2: Typical NCO Design.
To better understand the functions of the NCO design, first consider the basic NCO design which includes only a phase accumulator and a sinusoidal ROM lookup table. The function of these two blocks of the NCO design are best understood when compared to the graphical representation of Euler’s formula ej wt = cos( wt) + jsin( wt). The graphical representation of Euler’s formula, as shown in Figure 3, is a unit vector rotating around the center axis of the real and imaginary plane at a velocity of wrad/s. Plotting the imaginary component versus time projects a sine wave while plotting the real component versus time projects a cosine wave. The phase accumulator of the NCO is analogous, or could be considered, the generator of the angular velocity component wrad/s. The phase accumulator is loaded, synchronous to the reference sample clock, with an N bit frequency word.
This frequency word is continuously accumulated with the last sampled phase value by an N bit adder. The output of the adder is sampled at the reference sample clock by an N bit register. When the accumulator reaches the N bit maximum value, the accumulator rolls over and continues. Plotting the sampled accumulator values versus time produces a saw tooth wave form as shown below in Figure 3. FIGURE 3 Euler’s Equation Represented Graphically
The sampled output of the phase accumulator is then used to address a ROM lookup table of sinusoidal magnitude values. This conversion of the sampled phase to a sinusoidal magnitude is analogous to the projection of the real or imaginary component in time. Since the number of bits used by the phase accumulator determines the granularity of the frequency adjustment steps, a typical phase accumulator size is 24 to 32 bits. Since the size of the sinusoidal ROM table is directly proportional to the addressing range, not all 24 or 32 bits of the phase accumulator are used to address the ROM sinusoidal table. Only the upper Y bits of the phase accumulator are used to address the sinusoidal ROM table, where Y < N bits and Y is typically but not necessarily equal to D, and D is the number of output magnitude bits from the sinusoidal ROM table.
Since an NCO outputs a carrier based on a digital representation of the phase and magnitude of the sinusoidal wave form, designers have complete control over frequency, phase, and even amplitude of the output carrier. By adding a phase port and
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a phase adder to the basic NCO design, the output carrier of the NCO can be M array phase modulated where M equals the number of phase port bits and where M is less than or equal to the Y number of bits used to address the sinusoidal ROM table. For system designs that require amplitude modulation such as QAM, a magnitude port can be added to adjust the sinusoidal ROM table output. Note that this port is not shown in Figure 2 and that this feature is not demonstrated in the sample QuickLogic FPGA design. Finally, frequency modulation is a given with the basic NCO design. The frequency port can directly adjust the carrier output frequency. Since frequency words are loaded into the DDS synchronous to the sample clock, frequency changes are phase continuous.
Although DDS systems give the designer complete control of complex modulation synthesis, the representation of sinusoidal phase and magnitude in a non-linear digital format introduces new design complexities. In sampling any continuous-time signal, one must consider the sampling theory and quantization error.
To understand the effects of the sampling theory on a DDS system, it is best to look at the DDS synthesis processes in both the time and frequency domain. As stated above, the NCO generates a sinusoidal wave form by accumulating the phase at a specified rate and then uses the phase value to address a ROM table of sinusoidal amplitude values. Thus, the NCO is essentially taking a sinusoidal wave form and sampling it with the rising or falling edge of the NCO input reference sampling clock. Figure 4 shows the time and frequency domain of the NCO processing. Note that this representation does not assume quantization.
Based on the loaded frequency word, the NCO produces a set of amplitude output values at a set period. The frequency domain representation of this sinusoid is an impulse function at the specified frequency. The NCO, however, outputs discrete digital samples of this sinusoid at the NCO reference clock rate. In the time domain, the NCO output is a function of the sampling clock edge strobes multiplied by the sinusoid wave form producing a train of impulses at the sinusoid amplitude. In the frequency domain, the sampling strobes of the reference clock produce a train of impulses at frequencies of K times the NCO clock frequency where K = ... - 1, 0, 1, 2 .... Since the sampling clock was multiplied by the sinusoid in the time domain, the frequency domain components of the sinusoid and the sampling clock need to be convolved to produce the frequency domain representation of the NCO output.
The frequency domain results are the impulse function at the fundamental
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frequency of the sinusoid and the alias impulse functions occurring at K times the NCO clock frequency plus or minus the fundamental frequency. The fundamental and alias component occur at:
K*Fclk - Fout
K*Fclk + Fout
Where K = ... -1, 0 , 1, 2 ..... and K = 0 is the NCO sinusoid fundamental frequency
Fout is the specified NCO sinusoid output frequency
Fclk is the NCO reference clock frequency
FIGURE 4 NCO Output Representation Time and Frequency Domain
The DAC of the DDS system takes the NCO output values and translates these values into analog voltages. Figure 4 shows the time and frequency domain representations of the DAC processing starting with the NCO output. The DAC output is a sample and hold circuit that takes the NCO digital amplitude words and converts the value into an analog voltage and holds the value for one sample clock period. The time domain plot of the DAC processing is the convolution of the NCO sampled output values with a pulse of one sample clock period. The frequency domain plot of the sampling pulse is a sin(x)/x function with the first null at the sample clock frequency. Since the time domain was convolved, the frequency domain is multiplied. This multiplication dampens the NCO output with the sin(x)/x envelope. This attenuation at the DAC output can be calculated as follows and a sample output spectrum is shown in Figure 5:
Atten(F) = 20log[(sin(pF/Fclk)/pF/Fclk)] Where F is the output frequency Fclk is the sample clock frequency
FIGURE 5: DAC Output Representation in Time and Frequency Domain
Aside from the sampling theory, the quantization of the real values into digital form must also be considered in the performance analysis of a DDS system. The spurious response of a DDS system is primarily dictated by two quantization parameters. These parameters are the phase quantization by the phase accumulator and the magnitude quantization by the ROM sinusoidal table and the DAC.
As mentioned above, only the upper Y bits of the phase accumulator are used to address the ROM lookup table. It should be noted, however, that using only the upper Y bits of the phase accumulator introduces a phase truncation. When a frequency word containing a non-zero value in the lower (N-Y-1:0) bits is loaded into the DDS
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system, the lower non-zero bits will accumulate to the upper Y bits and cause a phase truncation. The frequency at which the phase truncation occurs can be calculated by the following:
Ftrunc = FW(N-Y- 1:0)/2N-Y* Fclk.
A phase truncation will periodically (at the Ftrunc rate) phase modulate the output carrier forward 2p/28 to compensate for frequency word granularity greater than 2Y. The phase jump caused by the accumulation of phase truncated bits produces spurs around the fundamental.
These spurs are located plus and minus the truncation frequency from the fundamental frequency and the magnitude of the spurs will be - 20log(2Y)dBc. A sample output of a phase truncation spur is shown in Figure 5.
In a typical NCO design, the ROM sinusoidal table will hold a ? sine wave (0 , p/2) of magnitude values. The ROM table is generated by taking all possible phase value addresses and map to a real magnitude sine value rounded to the nearest D bits. Thus, the maximum error output is ?- ? LSB giving a worst case spur of -20log(2D)dBc.
Like the NCO ROM table, a DAC quantizes the digital magnitude values. A DAC, however, outputs an analog voltage corresponding to the digital input value. When designing the NCO sinusoidal ROM table, one should take some empirical data on the DAC linearity to better understand the interaction between the ROM table and the DAC. The quantization for a DAC is specified against an ideal linear plot of digital input versus analog output. Two linearity parameters, differential and integral linearity, are used to specify a DAC’s performance.
Differential linearity is the output step size from bit to bit. A DAC must guarantee a differential linearity of a maximum 1 LSB. When an input code is increased, the DAC output must increase. If the DAC voltage does not increase versus an increase digital input value, the DAC is said to be missing codes. Thus, a 10 bit DAC that has a differential linearity of greater that 1 LSB is only accurate to 9 or less bits. The number of accurate output bits will specify the DDS spurious performance as -20log(2dl) where dl is the number differential linear bits..
Integral linearity is a measure of the DAC’s overall linear performance versus an ideal linear straight line. The straight line plot can be either a “best straight line”
where DC offsets are possible at both the min and max outputs of the DAC, or the straight line can cross the end points of the min and max output values. A DAC will
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tend to have a characteristic curve that is traversed over the output range. Depending on the shape and symmetry (symmetry about the half way point of the DAC output) of this curve, output harmonics of the DDS fundamental output frequency will be produced. As these harmonics approach and cross the Nyquist frequency of Fclk/2, the harmonics become under sampled and reflect back into the band of interest, 0 to Fclk/2. This problem is best illustrated by setting the NCO output to Fclk/4 plus a slight offset. The third harmonic will fall minus 3 folds the small offset from the fundamental and the second harmonic will cross the Nyquist frequency by 2 folds the small offset leaving a reflected image back in the band of interest A sample plot of this frequency setup is shown in Figure 5.
Other DAC characteristic that will produce harmonic distortion is any disruption of the symmetry of the output wave form such as a different rise and fall time. These characteristics can typically be corrected by board components external to the DAC such as an RF transformer, board layout issues, attenuation pads etc.
Given the complexities of the DDS system, engineers should consider implementing the design using separate devices for the numerically controlled oscillator, the digital to analog converter, and the low pass filter. This approach allows for signal observation at many points in the system, yet is compact enough to be practical as an end-solution. Alternatively, the discrete implementation can serve as a prototyping vehicle for a single-chip mixed signal ASIC.
The author developed a version of the design using a Harris HI5721 evaluation board for the DAC. The NCO at the heart of the DDS design, and a random generator to test signal modulation, was implemented into about 65% of a QuickLogic field programmable gate array (FPGA). This FPGA, a QL16x24B 4000-gate device, was chosen for its high performance, ease-of-use, and powerful development tools. The NCO design included following:
Developed in Verilog with the 8 bit CLA adder schematic
captured and net listed to Verilog
32 bit frequency word input
32 phase accumulator pipelined over 8 bits
8 bit phase moudulation word input
8 bit sine ROM look-up table
The design was described mostly in Verilog, with an 8 bit carry look ahead adder modified from QuickLogic’s macro library netlisted to Verilog. The whole design
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cycle was less than four days (two days to describe the design and a day and a half to prototype the hardware). Everything worked perfectly the first time, with the design running at an impressive 45MHz as predicted by the software simulation tools.
Plots used in the article to illustrate DDS performance parameters were provided from the test configuration.
Figure 6 below shows the external IO interface to the NCO design .The function of each signal is described in the following table.
Signal Function Table
This input is the frequency control word to the NCO. This word controls
the phase accumulator rate, and thus, the output frequency of the FREQWORD[31:0] DACOUT sinusoidal wave form. The output carrier frequency is
calculated by the following :
This input is the phase modulation control word to the NCO. This word PHASEWORD[7:0] controls the phase offset following the phase accumulator. This phase
offset is used to phase modulate the output carrier.
This input is the low asserted frequency word write strobe. This strobe
FWWRN input registers the FREQWORD input on the rising edge. This strobe can
be asynchronous to the SYSCLK.
SYSCLK This is the reference system clock input to the NCO. This clock is the
sampling clock of the output carrier.
PNCLK This input is the pseudo-noise generator clock input. This clock sets the
data rate of the I and Q data outputs.
This input is a low asserted global reset. When asserted, the internal phase
RESETN and frequency word registers are cleared stopping the output carrier at 0
radians.
This output is the sinusoidal DAC amplitude word. This word is valid on DACOUT[7:0] the rising edge of the DACCLK. The sinusoidal wave form output is
represented by the following :
f(t) = sin(2pFout(t) + Pout)
This output is the DAC clock strobe. This clock is the SYSCLK feed back
DACCLK to an output pin compensating for the latency of the NCO IO pins. The
DACOUT amplitude words will be valid on the rising edge of the
DACCLK.
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This output is a single bit digital sine wave output. This sine wave output
SIN comes from the MSB of the phase accumulator. The output frequency of
this pin is controlled by the frequency word input.
This output is a single bit digital cosine wave output. This cosine wave
COS output comes form the MSB and next most significant bit of the phase
accumulator. The output frequency of this pin is controlled by the
frequency word input.
This output is a single bit digital sine wave output. This sine wave output
comes from the MSB of the phase modulator. The output frequency of
MSIN this pin is controlled by the frequency word input and phase offset bythe
phase word input. This sine wave output is the same as the SIN output
with a phase offset of plus 2p/28 * PHASEWORD.
This output is a single bit digital cosine wave output. This cosine wave
output comes form the MSB and next most significant bit of the phase
MCOS modulator. The output frequency of this pin is controlled by the frequency
word input and the phase offset by the phase word input. This cosine
wave outputis the same as the COS output with a phase offset of plus
2p/28 * PHASEWORD.
This output is a 25 - 1 pseudo noise random pattern. This output is not a
IDATA functional part of the NCO design but used to demonstrate
phasemodulation using the phase port.
This output is a 25 - 1 pseudo noise random pattern. This output is not a QDATA functional part of the NCO design but used to demonstrate phase
modulation using the phase port.
Figure 6: The External IO Interface
Top Level (dds.v)
The top level of the NCO design instantiates the functional blocks of the NCO
design and the PN generator block.
PN Generator (pngen.v)
This module is not part of the NCO design but is used to produce a sample
random data pattern to modulate the carrier output. This module uses the PNCLK
input to clock two Gold code 5 bit PN generators. The outputs of the PN generators
are IDATA and QDATA outputs.
The lower level block of this NCO design consist of a synchronous frequency
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word input register, a synchronous phase word input register, a 32 bit pipe lined phase accumulator, an 8 bit phase adder, and a sin lockup table. A detailed description of each of the NCO blocks and the PN generator are provided in the following sections.
Load Frequency Word (loadfw.v)
The load frequency word block is a synchronizing loading circuit. The FREQWORD[31:0] input drives a the data input to the 32 bit fwreg register that is sampled on the rising edge of the FWWRN write strobe. The FWWRN strobe also drives the data input to a metastable flip flop fwwrnm that is used in conjunction with a synchronous register fwwrns to produce a FWWRN rising edge strobe. This rising edge strobe loadp1 is then piped for an additional 3 clock cycles producing the load strobes loadp2, loadp3, and loadp4. The load strobes are used to signal when to update the synchronous pipe line 8 bit registers pipefw1, pipefw2, pipefw3, and pipefw4 to the sampled frequency word content. The pipe line registers are concatenated to produce the 32 bit synchronous frequency word output SYNCFREQ[31:0] that is staggered to compensate for the 32 bit pipe lined phase adder.
Phase Word Accumulator (phasea.v)
The phase accumulator block is a 32 bit accumulator that is pipe lined in 8 bit sections. This module instanciates a schematic captured carry lock ahead CLA adder that has a carry in and carry out port. The synchronous frequency word, staggered to match the pipe lined accumulator, is loaded into the B input of the CLA adders. The sum output of the CLA adders are registered in the pipe registered with the output tied back to the A input of the CLA adders. The carry output of the CLA adders is registered in the pipec registers with the output tied to the next most significant CLA adder carry input. The most significant sum output register pipe4 is assigned to the PHASE output port giving a phase value quantized to 8 bits. A digital sine and cosine value is also calculated from the pipe4 register and brought out of the chip as SIN and COS.
Load Phase Word (loadpw.v)
The load phase word block is a synchronizing loading circuit. The
PHASEWORD[7:0] input drives the data input to the 32 bit pwreg register that is sampled on the rising edge of the PWWRN write strobe. The PWWRN strobe also drives the data input to a metastable flip flop pwwrnm that is used in conjunction with a synchronous register pwwrns to produce a FWWRN rising edge strobe. This rising edge strobe load is used to signal when to update the synchronous phase word register
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phswd. The phswd register is assigned to the synchronous phase word output SYNCPHSWD[7:0].
Phase Modulator (phasemod.v)
The phase modulator block is used to phase offset the phase accumulator 8 bit quantized output with the synchronous phase word from the load phase word block. This module instantiates a CLA adder with the A input tied to the synchronous phase output and the B input tied to the phase accumulator output. The sum output of the adder is registered in the mphsreg register and assigned to the MODPHASE output port. A modulated version of the sine and cosine values are calculated and brought out of the chip as MSIN and MCOS.
Sine Lockup (sinlup.v)
This module takes the modulated phase value form the phase modulator block and translated the quantized 8 bit value into a sine wave form amplitude value quantized to 8 bits. The translation from phase to amplitude is performed by a sine ROM table that in instantiated in this module. The ROM table is reduced to a ? of the symmetrical sine wave form and the MSB of the sine wave form is equivalent to the modulated phase input.This module performs the calculations to reconstruct a complete period of the sine wave form from the ? representation of the ROM table and the MSB of the modulated phase input. To better understand the processing of this module, consider the following. The modulated phase value is a 0 to 2p value quantized to 8 bits 2p/28. The quantized value for p/2, p, 3p/2, and 2p are 0x3F, 0x7F, 0xBF, and 0xFF. The amplitude values for 0 to p/2 is stored in the ROM table. The amplitude values for p/2 to p are the ROM table output in the reverse order. The amplitude values for p to 3p/2 are the same output as the amplitude value from 0 to p/2 with the output from the ROM table inverted. Finally the amplitude value for 3p/2 to 2p are the same as for p to 3p/2 with the ROM table accessed in reverse.
This module manages the address values to the ROM table and the amplitude outputs to form the complete period of the sine wave form. The first process of generating the sine wave function is the addressing of the ROM table such that phase angles p/2 to p and 3p/2 to 2p are addressed in the reverse order. Reverse addressing is accomplished by simply inverting the ROM table address input vector. The phase modulated address input is inverted when the MODPHASE[6] is one and is then registered in the phaseadd register. The phase address is used to address the ROM sine table with the output registered in the qwavesin_ff register. To construct the negative
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amplitude values of the sine wave form, the MSB of the modulate phase word input is registered twice in modphase_msb1_ff and modphase_msb2_ff, compensating for the two cycle latency of the phaseadd and qwavesin_ff registers. The delayed MSB bit is used to invert the ROM table output when one. The altered ROM table output and the invert of the delayed modulated phase word MSB are finally registered in by the dac_ff register and then assigned to the DACOUT output port.
Sine ROM Table (romtab.v)
This module is the sine wave form ROM table. This table converts the phase word input to a sine amplitude output. To conserve area, only ? of the symmetrical sine wave form is stored in the ROM. The sine values stored in this table are the 0 to p/2 unsigned values quantized to 8 bits. Thus, the ROM table requires a 6 bit phase address input and outputs a 7 bit amplitude output. The sinlup module processes the phase and amplitude values to produce a complete sine period.
Dan Morelli has over 9 years of design and management experience. His areas of expertise include spread spectrum communications (involving GPS, TDRSS, and 802.11), PC chip set and system architecture, cell library development (for ECL devices) and ASIC development. He has been published and has multiple patents awarded and pending. Dan currently works for Accelent Systems Inc., an electronic design consulting company, where he is a founder and the VP of Engineering.
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附录4:中文译文
数字频率合成器
在探讨许多复杂的相位连续的调制技术中，对模拟电路中输出波形的控制已经越来越困难。在这些设计中，使用非线性数字式设计除去电路板需要的调整额外输出和温度。一个适合这个目标的数字式设计就是直接数字频率合成器(DDS)。一个DDS系统仅仅使用一个恒定参考时钟输入和将该时钟分解为指定的量化数位频率输出或者对参考时钟频率取样。这种形式是频率控制使得DDS系统成为需要精确频率扫描比如雷达尖叫声或者快速频率计量器的理想系统。根据数字输入控制字以控制输出频率，DDS系统可以用来当作一个允许精确频率连续改变相位的锁相环(PLL)。根据后面的说明，我们知道DDS系统还可以使用输入数字相位控制字来控制输出载波的相位。用数字式控制载波相位，很容易产生一个高频谱密度的相位调制载波。
本文主旨是给读者一个基本的DDS设计和寄生输出响应的知识。本文将展示一个运行于45MHz的快速现场可编辑逻辑器件。
一个基本的DDS系统包括一个数字振荡器(NCO)用来产生输出载波，和一个数模转换器(DAC)用来将从NCO过来的数字式正弦曲线字产生一个抽样的模拟载波。当DAC的输出是根据参考时钟频率的抽样时，通常用一个圆滑波形的低通滤波器来消除混叠成分。根据输入的参考时钟抽样经过NCO来产生输出载波。NCO的基本构成是一个相位累加器和一个正弦ROM查找表。通过增加NCO的载波相位调制的输出能力可以提高DDS系统的设计。
为了更好的理解NCO设计的各种功能，首先考虑仅包括一个相位累加器和一个正弦ROM查找表的基本NCO设计。与欧拉公式(Euler’s formula)图解比较就能最好地理解这两个表的NCO设计的功能。欧拉公式的图解如图3所示，是一个单位向量绕着实轴和虚平面的中心以W rad/s的速度转圈。
这个频率控制字是最后一个抽样相位值通过一个N位加法器的连续地累加而成。加法器的输出是参考抽样时钟通过一个N位寄存器的抽样。当累加器达到N位最大值的时候，累加器翻转然后继续。然后相位累加器的抽样输出用来在一个正弦量化值表里进行查找。抽样相位到正弦量化的转化可以看作是真实的或者虚拟的成分及时地影射。因为相位累加器的比特位数决定了频率调整的步进，一个典型的相位累加器的大小是24到32位。由于正弦ROM表的大小是跟寻址范围直接成比例的，因此，不是所有相位累加器的24或32位都用来作为正弦ROM表的地址。仅是相位累加器的高Y(Y〈N〉位是用来作为正弦ROM表的地址，Y通
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常不必要等于正弦ROM表的输出量位D。
因为一个NCO输出的一个基于一个数字表示的相位和正弦波量化形式的载波，所以设计者可以完全的控制输出载波的频率，相位和幅度。通过加入一个相位端口和一个相位加法器到一个基本的NCO设计中，NCO的输出载波当M等于相位端口数和M小于或等于Y(用来作为正弦ROM表的地址位数)时可以被M矩阵相位调制。假如系统设计需要幅度调制如QAM，可以加入一个量化端口来调整正弦ROM表的输出。注意到这个端口没有在图2里表示出来以及这个特色没有在简单的快速逻辑FPGA设计中论证。最后，频率是调制是一个基本的NCO设计给出的。因为频率控制字是跟抽样时钟是同步装载到DDS的，频率的转化是相位连续的。
虽然DDS系统给设计者完全地控制复杂的调制合成，但是在一个非线性数字格式的正弦相位和量级的表示却是复杂的新设计。在取样任何的连续时间信号时，必须考虑取样原理和量子化误差。
为了理解DDS系统中取样理论的效果，最好看一下时间和频率域的DDS合成过程。就象上面规定的，通过以指定的速率累积的形式由NCO产生一个正弦波然后用一个相位的值来定位一个正弦调制ROM表的值。因此，NCO本质上用一个正弦波和用NCO的上升或下降沿输出参考取样时钟对其取样。图4表示在时间和频率域里NCO的处理。注意到这个表示并非量子化假设。
基于频率控制字的装载，NCO在一个时期内提供一批幅度的输出值。这个正弦曲线的频率域表示在指定的频率里是一个推动的作用。NCO在NCO参考时钟速率下输出这个正弦曲线的离散数字取样。在时间域里，NCO输出是一个取样时钟边缘闸门乘于正弦波形式产生的一个推动序列正弦振幅的作用。在频率域里，参考时钟的取样产生一系列在K倍的NCO时钟频率脉冲(当K=...-1，2，1，2....)。当在时间域里取样时钟乘于正弦曲线，正弦曲线频率域成分和取样时钟需要卷积来产生NCO输出频率域表示的NCO输出。
频率域的结果是在正弦曲线基本频率的脉冲作用和别的脉冲作用发生在K倍的NCO时钟频率加上或减去基本频率。基本的和别的成分发生在:
K*Fclk - Fout
K*Fclk + Fout
当K = ... -1, 0 , 1, 2 ..... 和 K = 0是NCO正弦曲线基本频率。
Fout是指定的NCO正弦曲线输出频率
Fclk是NCO参考时钟频率
DDS系统中的DAC提取NCO的输出值并转化他们的值为模拟电压。图4显示出时间和频率域DAC过程开始于NCO的输出的表示。DAC输出是一个抽样和保持
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那些NCO数字幅度控制字和转换那些值为一个模拟电压和保持那些值为一个抽样时钟周期的电路。DAC过程的时域结构是NCO抽样输出值和一个抽样周期脉冲的卷积。抽样脉冲的频率域结构是一个sin(x)/x功能和在抽样时钟频率的第一个零。因为时域是卷积的，频率域就是相当于相乘。这个乘法过程使得NCO输出有一个sin(x)/x包络。这个在DAC输出的衰减在下面计算出来而且一个抽样输出频谱。
Atten(F) = 20log[(sin(pF/Fclk)/pF/Fclk)] 当F是输出频率，
Fclk是抽样时钟频率
根据取样理论，实际的值量子化为数字形式必须考虑一个DDS系统的性能分析。一个DDS系统的假的响应是主要由两个量子化参量确定的。这些参量是相位累加器的相位量子化和ROM正弦曲线表和DAC的量子化量级。
如上所示，相位累加器只有高Y比特是用来寻址ROM表。值得注意的是，仅用高Y位引入一个相位截短。当一个频率控制字包含一个非零的值在低(N-Y-1:0)位是装载到DDS系统的，低非零位累加到高Y位和使得产生一个相位截短。相位的截短出现的频率可以根据以下计算:
Ftrunc = FW(N-Y-1:0)/2N-Y * Fclk.
一个相位的截短会周期性(以Ftrunc速率)相位调制输出载波提前2p/28来补偿频率控制字间隔多于/2Y。相位的跳转由相位截短位累加在基波周围产生突刺。
这些突刺位于基频的正和负截短频率，突刺的大小是20log(2Y)dBc。一个相位截短突刺输出的例子如图5所示。
在一个典型的NCO设计里，正弦ROM表会保持一个1/4正弦波(0，Pi/2)的量级。ROM表是通过把所有可能的相位值地址和映射到实际正弦波大小的近似D比特来产生的。因此，最大的输出误差为-? LSB(假设当突刺为-20log(2D)dBc的最坏情况时)。
类似于NCO的ROM表，一个DAC也同样是这样量子化数字值为模拟值的。一个DAC输出的模拟电压取决于输入的数字值。当设计NCO正弦ROM表时，一种方法是根据经验好于通过理解ROM表和DAC之间的交互作用而在DAC线性得出一些数据。DAC的量化曲线数字输入对应模拟输出的DAC量化曲线可以看作是理想线性的。微分线性和积分线性这两个线性参数通常是用来衡量DAC性能。
微分线性是指输出的步进大小为比特到比特。一个DAC必须编码一个最大的1LSB微分线性。当输入码增加，DAC的输出必须相应增加。假如DAC电压的增加不是对应于一个增加的输入数字值，可以说DAC是缺码的。因此，一个有大于1LSB微分线性的10比特DAC可以精确到9或者更小的比特。精确输出的比特数量会导致DDS当dl是微分线性的比特数量时的虚假的性能-20log(2dl)。
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积分线性是一个DAC的总的线性性能对一个理想的线性直线的一个衡量。那条直线图当DC偏置可能是DAC的最大或者最小时可以看作“最好的直线”，或者那条直线可以穿过输出的最大和最小值的结束点。超出输出范围时一个DAC会有一个特有的弯曲特性曲线。根据曲线的形状和对称度(半个DAC输出的周期对称)，就可以产生DDS基本输出频率的输出“和”。当这些“和”接近和超过Nyquist频
，这些“和”就成为样本之下和反映到重要的边带，0到Fclk/2。这率，Fclk/2
个问题可以通过设置NCO的输出到Fclk/4加上一个轻微的偏移量来说明。第三谐波将倒减去3折轻微的偏移量基波和二次谐波相交Nyquist频率的2折偏移量，留下一个反射图象在边缘。一个典型的频率建立的过程如图5。
另外DAC将产生谐波失真的性质是任意输出波形的对称的分解，例如一个不同的上升和下降时间。这些性质通常可以由电路板的DAC的外部元件来修正，例如一个RF变压器，电路板设计问题，衰减点等。
基于DDS系统的复杂性，工程师应该考虑使用独立的装置来进行设计数字控制的振荡器，数字到模拟的转化器，和低通滤波器。这些方法可以允许在系统的许多点对信号进行观察，至今在最终方案中仍是足够简洁的应用。二者选其一，离散的实现可以作为一个单片混合ASIC信号的原型制作工具。
笔者在DAC设计方面采用了一种Harris H15721评估板。NCO作为DDS设计的主要部分，和一个随机的发生器来测试信号调制，是65%一个快速FPGA设计的执行方案。这个QL16x24的4000门的FPGA，是由于其是一个高性能，易用，和强大的开发工具。
这个NCO的设计包括以下:
在位CLA加法原理图的Verilog开发
捕获和生成网络表到Verilog
32位频率控制字输入
基于8位的32相位累加器
8位相位调制控制字
8位正弦ROM查找表
设计大多数用Verilog语言描述，通过Verilog快速逻辑的巨大的网络表库的修正的8位提前进位加法器。整个设计环节不会超过4天(2天描述设计以及1天半确定硬件原型)。一个45MHz的设计在仿真软件上的第一次运行，一切工作得很出色。
论文所用来说明DDS性能参量的图是通过测试配置来提供的。
如下的图1-1标明了NCO设计的外部IO接口。每个信号的功能如下表所示。
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表 1-1 信号功能表
这个输入信号是NCO的频率控制字。它的控制字控制相位累加器的速
FREQWORD[31:0] 率和DACOUT正弦波形式的输出频率。这个输出载波频率可以根据下面
的公式得出:Fout = FREQWORD[31:0] * (SYSCLK/ 232) Hz
PHASEWORD[7:0] 这个输入信号是NCO的相位调制控制字。它的控制字控制相位累加器
只后的相位偏移量。相位的偏移量可以根据下面的公式得出:
Pout = PHASEWORD[7:0] * (2/28) radians
FWWRN 这个输入信号是低频率字写入闸门有效位。这个闸门在上升沿输入
FREQWORD信号到寄存器。这个闸门可以跟SYSCLK异步。 SYSCLK 这个是系统参考时钟输入到NCO。这个时钟是输出载波的采样时钟。 PNCLK 这个输入信号是伪噪声产生器时钟输入。这个时钟设置I和Q数据输出
的数据率。
RESETN 这个输入是低全局复位有效位。当有效时，外部相位和频率控制字寄
存器清零以及停止输出载波。
DACOUT[7:0] 这个输出信号是正弦DAC幅度控制字，它是DACCLK的上升沿有效。正
弦波输出形式如:f(t) = sin(2Fout(t) + Pout) DACCLK 这个输出信号是DAC时钟闸门。这个时钟是SYSCLK反馈到一个输出管
脚来修正NCO IO管脚的延迟。DACOUT幅度控制字将在DACCLK的上升沿
有效。
SIN 这个输出信号是1位数字正弦波输出。这个正弦波的输出是来自相位
累加器的MSB。管脚的输出频率是输入的频率控制字控制的。
这个输出信号是1位数字余弦波输出。这个余弦波输出是来自相位累COS 加器的MSB和下个重要的有意义的位。管脚的输出频率由输入的频率
控制字来控制的。
这个输出信号是一个1位的数字正弦波输出。这个正弦波输出是来自MSIN 相位调制器的MSB。管脚的输出频率由输入的频率控制字和相位控制
字的相位偏移量来控制的。这个正弦波输出跟SIN输出加上一个相位
偏移量2/28 * PHASEWORD一样。
这个输出信号是一个1位的数字余弦波输出。这个余弦波输出是来自MCOS 相位调制器的MSB和下个重要的有意义的位。管脚的输出频率由输入
的频率控制字和相位控制字的相位偏移量来控制的。这个余弦波输出
跟COS输出加上一个相位偏移量2/28 * PHASEWORD一样。 IDATA 这个输出信号是一个25 – 1伪随机噪声。这不是一个NCO设计的功能
但可以用来示范用相位口的相位调制器。
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高层(dds.v)
NCO的高层设计举例了NCO设计的功能模块和PN发生模块。 PN发生器(pngen.v)
设计的一部分，但是通常用来产生一个随机数据频率样本这个模块并非NCO
来调制输出的载波。这个模块使用了PNCLK输入到两个5位金码PN发生器时钟。这个PN发生器的输出是IDATA和QDATA输出。
低层NCO设计模块包括了一个同步频率控制字输入寄存器，一个同步相位控制字输入寄存器，一个32位总线连接相位累加器，一个8位相位加法器，和一个正弦查找表。任意一个NCO模块的一个细节描述和PN发生器是由后面段提供的。 装入频率控制字(loadfw.v)
频率装载控制字模块是一个同步装载环路。输入FREQWORD[31:0]驱动了一个数据输入到取样在FWWRN写控制的上升沿的32位fwreg寄存器。FWWRN闸门也驱动数据输入到一个亚稳态的拍fwwrnm用于和一个同步寄存器fwwrns增长来产生一个FWWRN上升沿闸门。这个上升沿闸门loadp1是为后来滚边的附加的3时钟周期产生的装载闸门loadp2，loadp3，loadp4。这些装载闸门是用来更新同步管道线8
，和pipefw4到取样频率控制字内容的信号。位寄存器pipefw1，pipefw2，pipefw3
这些管道线寄存器用来连接产生32位同步频率控制字输出SYNCFREQ[31:0]来差分补偿32位线性管道相位加法器。
相位控制字累加器(phasea.v)
相位累加器模块是一个32位在8位段有管道线性的累加器。这个模块示例了一个原理图定位进位锁在有个进位入和进位出端口的CLA加法器前面。同步频率控制字交错起来匹配线性管道累加器是装载到CLA加法器的B输入端口。CLA加法器的输出和是寄存在输出约束回到CLA加法器的A输入口管道寄存器。CLA加法器的进位输出是寄存在输出约束回到下一个最有意义CLA加法器进位输出的管道寄存器。最有意义的输出和寄存器pipe4赋值到PHASE输出端口给予一个相位量化到8位。pipe4寄存器计算出一个数字的正弦和余弦值从芯片输出正弦波和余弦波。 负载阶段(loadpw.v)
负载阶段模块是协调负载循环。PHASEWORD [7:0]输入使数据输入记录32位关于上升的PWWRN的边缘取样选通。PWWRN 选通也使数据输入到一个metas表，移动pwwrnm，它使用与一到一同步pwwrns产生一个FWWRN上升边缘选通。提高边缘选通负载用于当不断改进同步的阶段记录phswd时产生信号。phswd 记录被分配到同步阶段的输出SYNCPHSWD[7:0].
相位调制器(phasemod.v)
相位调制模块经常阶段补偿8位量化与同步阶段从负载段模块一起的阶段模块。这些模块以具体事例说明加法器CLA与同A一起输入并随着那些同步生产阶段
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和输入B到生产模块阶段。加法器的和数据输出在mphsreg内记录并且分配到MODPHASE输出端口。MSIN 和MCOS被代入到正弦的调节版本和余弦值计算。 正弦锁(sinlup.v)
模块用的调节的阶段值形态相位调制器街区， 翻译量化的8位值进一正弦波形成值给8位量化的幅度。那些翻译从阶段到幅度被因为表ROM 正弦执行那个在方面在这几次模块内用具体事例说明。ROM表被降低到一个匀称的正弦波形式的1/4，正弦波形式的MSB相当于被调节的阶段输入。这个模块表演 重建的计算一正弦波的完整时期由1/4ROM表和调节阶段输入的MSB的代表组成。为了更好理解这个模块的处理，要参考如下内容。被调节的阶段值是对8位2p/28 量化的0到2p的值。p/2的量化值，p，3p/2，和2p是0x3F，0x7F，0xBF和0xFF。p/2到0的幅值被储存在ROM表中。p/2到p的幅值在ROM 表中次序颠倒。在倒置的ROM表中，3p/2的p的幅值是相同幅值从0到p/2的值。最后，幅值3p/2在2p与反向访问的ROM表的3p/2到p相同。
这个模块处理那些ROM表的地址值和幅度输出来形成整个正弦周期波形式。产生正弦波的第一个进程功能是寻址ROM表如此相位角度p/2到p和3p/2到2p就是相反顺序地定位。反相寻址是可以转化ROM表地址输出向量来简单完成的。当MODPHASE[6]是“1”和已经寄存在相位加法寄存器时相位已调地址输出就已经倒转了。相位地址是用来寻址输出寄存在qwavesin_ff寄存器的ROM正弦表。为了构建正弦波形式的负幅度值，调制相位控制字的MSB是两次存到modphase_msb1_ff
和modphase_msb2_ff，补偿到phaseadd和qwavesin_ff寄存器的两个周期的延迟。延迟的MSB位是当为“1”时用来反转ROM表输出的。改变的ROM表输出和延迟的调制相位控制字MSB的反转是最后寄存在dac_ff寄存器和赋值到DACOUT输出端的。 正弦ROM表(romtab.v)
这个模块是从ROM表中得出正弦波。这个表转化相位控制字输入到一个正弦幅度输出口。为了节省存储空间，仅有1/4对称的正弦波形式是存储在ROM里面。这些正弦波值存在表中的是0到255量化为8位的无符号值。因此，ROM表需要一个6位相位地址输入和输出一个7位幅度端口。Sinlup模块处理相位和幅度值来产生一个完整的正弦周期。
Dan Morelli有超过9年的设计和处理经验。他的经验范围包括零散频谱通信(包括GPS，TDRSS，和802.11)，个人电脑芯片的设置和系统体系结构，单元库发展(对于ECL设备)和ASIC发展。他已经出版了许多书和被授予了很多专利。Dan现在在Accelent系统公司工作，一个电子设计咨询公司，他是该公司的奠基人和副工程师。
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致 谢
毕业设计是我大学本科学习的过程向学校、社会交出的一张总结答卷。它不仅是我对大学四年所学知识的总结，也是把所学知识融会贯通运用到实践中的一次尝试，是衡量我四年学习成果的一个必要标准。
通过此次的毕业设计，不仅使我深刻的巩固以往的所学习本专业的知识，也实际熟练了本专业的技能操作。这让我能够深刻的体会到基础的理论知识与实际实现还是存在的差异，实际应用中还要考虑各个方面的因素，这给我以后的学习和工作奠定了坚实的基础。
在此我要感谢我的指导教师许书云老师以及胡建明老师。从毕业设计的准备到结束，他们在毕业设计过程中给予了我多方面的支持和帮助。还要感谢和我一起完成毕业设计的同学们，在这次设计中我们紧密合作、互相协商，不仅锻炼了我们的沟通能力，而且培养了我们的团队精神。
最后还要感谢我生活以及学习了四年的学院，在这次毕业设计中提供给我们良好的环境以及便利的条件，让我们全心投入到这次毕业设计中。
再次感谢所有帮助过我的人们～并祝愿我们学院越来越美好～
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