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QuartusII软件教程.doc

QuartusII软件教程

xu勇
2017-10-22 0人阅读 举报 0 0 暂无简介

简介:本文档为《QuartusII软件教程doc》,可适用于综合领域

QuartusII软件教程QuartusII软件教程现代的数字系统设计方法首先在计算机上安装EDA软件它们能帮助设计者自动完成几乎所有的设计过程再选择合适的PLD芯片可以在一片芯片中实现整个数字系统。基于芯片的设计方法采用PLD(可编程逻辑器件)利用EDA开发工具通过芯片设计来实现系统功能。EDA软件空白PLD数字系统编程现代的数字系统设计方法(续)根据设计要求划分功能模块PLD开发(利用EDA工具)()设计输入:采用硬件描述语言(HDL)用条件语句或赋值语句表示输入和输出的逻辑关系将整个程序输入到计算机中()设计的编译:EDA工具可自动进行逻辑综合将功能描述转换为门级描述或转换成具体PLD的网表文件将网表文件自动适配到具体芯片中进行布局布线()功能仿真和时序仿真()编程下载到实际芯片中在实验台上进行验证()在每一阶段若有问题可在计算机上直接修改设计重复以上过程。现代的数字系统设计方法(续)设计包含PLD芯片的电路板()在计算机上利用EDA软件画电路原理图()进行电气规则检查无误后自动生成网表文件()利用EDA软件画PCB图自动布线()自动进行设计规则检查无误后输出文件制板。优点:效率高所有这一切几乎都是借助计算机利用EDA软件自动完成~容易检查错误便于修改设计周期短、成功率很高产品体积小。什么是EDA技术,EDA(ElectronicDesignAutomation电子设计自动化)是在计算机的辅助下完成电子产品设计的一种先进的硬件设计技术~是立足于计算机工作平台开发出来的一整套先进的设计电子系统的软件工具。计算机并口器件编程接口PCBBoardPLDPLD编程目标文件EDA技术的范畴ICIC版图设计版图设计PLDPLD设计设计电路设计电路设计PCBPCB设计设计模拟电路数字电路混合电路设计输入逻辑综合仿真编程下载本课程内容~TypicalPLDDesignFlowDesignentryRTLcodingDesignSpecificationBehavioralorstructuraldescriptionofdesignRTLsimulationFunctionalsimulation(ModelSimorQuartusIIsimulators)Verifylogicmodeldataflow(notimingdelays)Synthesis(Mapping)MLETranslatedesignintodevicespecificprimitivesOptimizationtomeetrequiredareaperformanceconstraintsQuartusIISynthesis,PrecisionSynthesis,SynplifySynplifyPro,DesignCompilerFPGAMKIOPlaceroute(Fitting)MapprimitivestospecificlocationsinsideTargettechnologywithreferencetoareaperformanceconstraintsSpecifyroutingresourcestobeusedTypicalPLDDesignFlowTiminganalysis(TimeQuestTA)VerifyperformancespecificationsweremetStatictiminganalysistclkGatelevelsimulationTimingsimulationVerifydesignwillworkintargettechnologyPCboardsimulationtestSimulateboarddesignProgramtestdeviceonboardUseSignalTapIILogicAnalyzerorotheronchiptoolsfordebuggingACompleteSolutionsPortfolioCPLDsASICsLowcostFPGAsLowcostTransceiverFPGAsHighdensity,highperformanceFPGAsDesignsoftwareDevelopmentkitsEmbeddedsoftprocessorsIntellectualProperty(IP)SoftwareDevelopmentToolsQuartusIIStratixIIStratixStratixIIGXStratixGXdevicesCycloneIICyclonedevicesHardCopyIIHardCopyStratixdevicesMAXII,MAXSAEB,MAXAdevicesSelectolderfamiliesQuartusIIWebEditionFreeversionNotallfeaturesdevicesincludedSeewwwalteracomforfeaturecomparisonMAXPLUSIIAllFLEX,ACEX,MAXdevicesQuartusIISoftware–TwoEditionsWebEditionSubscriptionEditionDevicesSupportedAllSelectedDevicesFeaturesDistributionInternetDVDInternetDVDPricePaidFreeFeatureComparisonavailableonAlterawebsiteQuartusIISoftwareDesignSeries:FoundationQuartusIIDesignSoftwareFeatureOverviewQuartusIIDesignSoftwareFullyintegrateddevelopmenttoolMultipledesignentrymethodsLogicsynthesisPlacerouteSimulationTimingpoweranalysisDeviceprogrammingMoreFeaturesMegaWizardPlugInManagerSOPCBuilderdesigntoolsTimeQuestTimingAnalyzerIncrementalcompilationfeaturePowerPlayPowerAnalyzertoolNativeLinkrdpartyEDAtoolintegrationDebuggingcapabilitiessystembitWindowsLinuxsupportMultiprocessorsupportNodelockednetworklicensingoptionsQuartusIIQDefaultOperatingEnvironmentProjectNavigatorToolViewwindowTaskswindowMessagewindowMainToolbarMainToolbarExecutioncontrolsFilecontrolbuttonsCompilationReportDynamicmenusChipPlannerPinPlannerTimeQuestTAToresetviews:RestartQuartusIIDetachableWindowsSeparatechildwindowsfromtheQuartusIIGUIframeClickagaintoreattachClicktodetachwindowTasksWindowEasyaccesstomostQuartusIIfunctionsOrganizedintorelatedtaskswithintwotaskflowsFullDesignFlowPerformallprojecttasksCompilationFlowFocusoncompilationtasksDoubleclickanytasktorunTclConsoleWindowEnterandexecuteTclcommandsdirectlyintheGUIExecutefromcommandlineusingTclshellquartusshshellTipsTricksAdvisorTricksProvidesusefulinstructionsonusingtheQuartusIIsoftwarelinkstosettingsAvailablesectionsinclude:NewfeaturesincurrentreleaseHelpfulfeaturesandprojectsettingsavailabletodesignersStartCompilationPerformsfullcompilationStartAnalysisElaborationCheckssyntaxbuildsdatabaseonlyPerformsinitialsynthesisStartAnalysisSynthesisSynthesizesoptimizescodeStartFitterPlacesroutesdesignGeneratesoutputnetlistsStartAssemblerStartTimingAnalysisStartIOAssignmentAnalysisStartDesignAssistantProcessingOptions(处理选项)ExampleUserFlowRunanalysiselaborationMarkpartitionsusingProjectNavigatorAssigneachpartitiontophysicallocationinFPGACompiledesignChoosenetlisttypeforeachpartitionMakedesignchangesorchangesettingsforanypartitionPerformincrementalcompilationRightclickonhierarchicallevelinProjectNavigatorNote:)Formoredetailsonusingincrementalcompilation,pleaseattendthecourse―AcceleratingDesignCyclesusingQuartusII‖orwatchthewebrecording―UsingQuartusII:IncrementalCompilation‖Messagewindowdisplaysinformational,warningerrormessagesStatusMessageWindowsStatusbarsscrolltoindicateprogressduringcompilationMessageSuppressionHidesmessagesfromcurrentfuturecompilesExKnownsynthesiswarningmessagealreadyinvestigatedDisplayssuppressedmessagesondifferenttabinmessagewindowStoressuppressionrulesinSRFfileRightClickonMessageSuppressExactorSimilarMessagesChooseSuppressContainsallprocessinginformationResourceusageTiminganalysisPinoutfileMessagesCompilationReportSeveraltablesinResourceSectiondetailhowmuchofFPGAresourcesusedResourceUsage(资源使用情况)QuartusIIProjectsDescriptionCollectionofrelateddesignfileslibrariesMusthaveadesignatedtoplevelentityTargetasingledeviceStoresettingsinQuartusIISettingsFile(QSF)CompilednetlistinformationstoredindbfolderCreatenewprojectswithNewProjectWizardCanbecreatedusingTclscripts使用QuartusII进行设计实例创建工程编译仿真验证下载、准备创建工程建立工程文件夹利用VerilogHDL完成电路设计后必须借助于EDA工具(如QuartusII)中的综合器、适配器、时序仿真器和编程器等工具进行相应的处理才能使此项设计在FPGA上完成硬件实现并得到硬件测试QuartusII通过―工程(Project)‖来管理设计文件必须为此工程创建一个放置与此工程相关的所有设计文件的文件夹此文件夹名不能用中文也最好不要用数字应放到磁盘上容易找到的地方不要放在软件的安装目录中建立完工程文件夹后再进行后续操作……、QuartusII软件的开发流程、创建工程建立设计文件输入源程序建立VerilogHDLFile文件然后输入示例程序文件存盘。将文件存储到已建立的工程文件夹中文件名必须与源程序中的实体名一致出现问句―Doyouwanttocreat……‖单击―是‖按钮则直接进入创建工程流程。若单击―否‖可以以后再进入创建工程流程。利用NewProjectWizard创建设计工程注意创建过程中的一些必要的设置信息。、创建工程工程向导信息设置()指定工程所在的工作库文件夹、工程名及设计实体名()将设计文件加入工程中()选择仿真器和综合器类型(默认―None‖为选择QuartusII自带的)()选择目标芯片(开发板上的芯片类型)()工具设置(若都不选择则使用QuartusII自带的所有设计工具)()结束设置。工程建立后若需要新增设计文件可以通过ProjectAddRemove……在工程中添加新建立的设计文件也可以删除不需要的设计文件。编译时将按此选项卡中显示文件处理。NewProjectWizardFilemenuTasksSelectworkingdirectoryNameofprojectcanbeanynamerecommendusingtoplevelfilenameCreateanewprojectbasedonanexistingprojectsettingsToplevelentitydoesnotneedtobethesamenameastoplevelfilenameTcl:projectnewAddFilesAdddesignfilesGraphic(BDF)AHDLVHDLVerilogEDIFNotes:FilesinprojectdirectorydonotneedtobeaddedAddtoplevelfileiffilenameentitynamearenotthesameAbsoluterelativepathsaresupportedAdduserlibrarypathnamesUserlibraries(anydirectorycontainingfiles)MegaCoreAMPPSMlibrariesPrecompiledVHDLpackagesTcl:setglobalassignment–nameVHDLFILE*Tcl:setglobalassignment–nameUSERLIBRARIES*ReplacewithVERILOGFILE,EDIFFILE,AHDLFILEorBDFFILEDeviceSelectionChoosedevicefamilyandfilterresultsAdvancedinformationonfuturedevicesChoosespecificpartnumberfromlistorletFitterchoosesmallest,fastestdevicebasedonfiltercriteriaTcl:setglobalassignment–nameFAMILY―devicefamilyname‖Tcl:setglobalassignment–nameDEVICEEDAToolSettingsChooseEDAtoolsfileformatsAddorchangesettingslaterDone!ReviewresultsclickFinishOpeninganExistingProjectDoubleclickingQPFfileautolaunchesQuartusIIsoftwareSelectfrommostrecentprojectslistORTaskswindowTcl:projectopen、编译前的设置、选择目标芯片(此步骤建立工程时已选定)。若需更改目标芯片选择AssignmentsDevice在弹出的窗口中更改目标芯片即可。、选择配置器件的工作方式(这步用于AS下载时配置芯片的选择一般不用)、选择配置器件和编程方式(这步也是AS下载配置所使用一般不用)、选择目标器件闲置引脚的状态(不是必须)、编译文件置顶(重要步骤)注意:通过工程向导做作的设置都是可以在Assignmentssettings下再进行修改的。、全程编译QuartusII的编译器由一系列处理模块构成这些模块负责对设计项目的检错、逻辑综合、结构综合、输出结果的编渲茫约笆毙蚍治觯在这一过程中将设计项目适配到FPGACPLD目标器件中同时产生多用途的输出文件如功能和时序信息文件器件编程的目标文件编译器首先检查出工程设计文件中可能的错误信息以供设计者排除然后产生一个结构化的网表文件表达的电路原理图文件启动全程编译:选择ProcessingStartCompilation,自动完成分析、排错、综合、适配、汇编及时序分析的全过程。编译过程中错误信息通过下方的信息栏指示(红色字体)。双击此信息可以定位到错误所在处改正后在此进行编译直至排除所有错误编译成功后会弹出编译报告显示相关编译信息。、时序仿真工程编译完成后设计结果是否满足设计要求可以通过时序仿真来分析时序仿真主要包含如下的设置步骤:打开波形编辑器设置仿真时间区域波形文件存盘将端口节点信号选入波形编辑器中编辑输入波形(输入激励信号)总线数据格式设置启动仿真器观察仿真结果(波形编辑文件及产生的波形报告文件分开显示)若无法观察完整波形可以使用热键CtrlW,即可看到完整的仿真波形。也可使用鼠标左右键方法如下:选中后右键放大左键缩小顺序并不是唯一的、引脚锁定RTL观察(略)引脚锁定以实际的实验系统为准引脚锁定方法:、AssignmentsAssignmentEditorCategoryPin双击To栏的New选择端口再双击对应Location栏的《New》选择器件引脚号。、AssignmentsPin双击编辑窗口对应引脚的Location根据端口名选择引脚号或者:双击芯片图形的对应引脚然后选择端口名或者:将编辑窗口左侧的信号名逐个拖入右侧器件图形对应引脚上(适用于引脚数量较少的目标器件)、编程下载()将编译产生的配置编程文件写入目标器件若是FPGA则将生成的*SOF文件以JTAG方式配置进FPGA若需对FPGA的配置芯片固化编程则将生成的*POF文件以AS编程模式写入配置芯片若是CPLD则将生成的*POF文件以JTAG方式编程写入CPLDToolsProgrammer启动编程器Mode下拉菜单中有种可选的编程模式:JTAG、PS、AS、ISP一般根据上述情况选择设置编程器:单击HardwareSetup按钮设置下载接口方式在弹出菜单中双击选择ByteBlasterIILPT或者USBBlaster再单击close即可、编程下载()编程下载:在配置文件(*sof或*pof)信息窗口处(屏幕右下大半区域)勾选programconfigure,然后单击start按钮即启动配置编程当编程窗口右上角progress显示出以及在底部的处理栏出现ConfigurationSucceeded时表示编程成功若编程器自身有故障或者未正确连接则不能编程配置底部的处理栏会有红色字体的信息提示这时需要检查编程器的连接。暂时没有实际需要AS及JTAG间接模式编程在此就不讲述了。在QuartusII工程下建立设计文件、在File菜单下点击―New‖即弹出用户设计建立向导QuartusII支持原理图输入(BlockDiagramSchematicFile)、Verilog语言输入等多种设计输入方式后面以原理图输入为例介绍、建立原理图设计文件原理图绘制区绘制工具工程文件名、调用参数化元件在绘图区双击鼠标左键即弹出添加符号元件的窗口在此输入已知的元件名可以快速地调出元件在此可选择查看库中所有的元件分别调用了输入端口―input‖和逻辑器件―‖调用库元件预览、绘图控制操作、选择及画线工具、文本工具、符号工具可跳出前面添加元件的窗口、窗口缩放工具左键放大右键缩小、窗口全屏显示按―ESC‖退出说明:使用图示的工具按钮后请切换回按钮(选择及画线工具)才能对绘图进行编辑。其余工具按钮不常用这里不介绍、设计并进行功能验证测试从符号库中调出及需要的输入、输出端口排放整齐完成画线连接操作(鼠标放到端点处会自动捕捉按下左键拖动到目标处释放后即完成一次画线操作)为端口命名鼠标左键双击端口名如图示电路YN端所示直接输入用户自定义的名字即可。逻辑测试电路原理图设计完毕~四、全程编译在下拉菜单―Processing‖中选择―StartCompilation‖启动全程编译编译完成后的信息报告窗口关于全程编译QuartusII的编译器由一系列处理模块构成这些模块负责对设计项目的检错、逻辑综合、结构综合、输出结果的编辑配置以及时序分析在这一过程中将设计项目适配到FPGACPLD目标器件中同时产生多用途的输出文件如功能和时序信息文件器件编程的目标文件编译器首先检查出工程设计文件中可能的错误信息以供设计者排除然后产生一个结构化的网表文件表达的电路原理图文件启动全程编译:选择ProcessingStartCompilation,自动完成分析、排错、综合、适配、汇编及时序分析的全过程。编译过程中错误信息通过下方的信息栏指示(红色字体)。双击此信息可以定位到错误所在处改正后在此进行编译直至排除所有错误编译成功后会弹出编译报告显示相关编译信息。工程编译完成后设计结果是否满足设计要求可以通过时序仿真来分析时序仿真主要包含如下的设置步骤:打开波形编辑器设置仿真时间区域波形文件存盘将端口节点信号选入波形编辑器中编辑输入波形(输入激励信号)总线数据格式设置启动仿真器观察仿真结果(波形编辑文件及产生的波形报告文件分开显示)若无法观察完整波形可以使用热键CtrlW,即可看到完整的仿真波形。也可使用鼠标左右键方法如下:选中后右键放大左键缩小顺序并不是唯一的时序仿真、建立波形矢量文件(左图)、添加引脚节点添加引脚节点(续)在Filter下选择―Pins:unassigned‖再单击―List‖列出引脚端口‖在NodesFound下方的列表下选择所列出的端口将其拖放到波形文件的引脚编辑区、设置仿真时间长度默认为us这里将其设置为us、设置仿真时间周期默认为ns由于竞争冒险的存在在仿真时信号波形和大量毛刺混叠在一起影响仿真结果因此这里设置为ns、编辑输入端口信号信号赋值窗口缩放(左键放大右键缩小)已编辑好的波形、启动时序仿真分析波形可见与LS功能真值表一致结果正确ProjectNavigator–HierarchyTabDisplaysprojecthierarchyafterprojectisanalyzedUsesSettoplevelentitySetincrementaldesignpartitionMakeentitylevelassignmentsLocateindesignfileorviewersfloorplansViewresourceusageSelectentityrightclickFullcompilationorFilesDesignUnitsTabsFilestabShowsfilesexplicitlyaddedtoprojectUsesOpenfilesRemovefilesfromprojectSetnewtoplevelentitySpecifyVHDLlibrarySelectfilespecificsynthesistoolProject…DesignUnitstabDisplaysdesignunittypeVHDLentityVHDLarchitectureVerilogmoduleAHDLsubdesignBlockdiagramfilenameExpandedunitdisplaysfilewhichinstantiatesdesignunitQuartusIIProjectFilesFoldersQuartusIIProjectFile(QPF)QuartusIIDefaultsFile(QDF)QuartusIISettingsFile(QSF)dbfolderContainscompileddesigninformationSynopsysDesignConstraints(SDC)HoldstimingconstraintsDiscussedlaterProjectDefaultFilesQuartusIIProjectFile(QPF)QuartusIIversionTimestampActiverevision(s)firfilterQPFQUARTUSVERSION=―"DATE=―::June,"#ActiveRevisionsPROJECTREVISION="filtref―PROJECTREVISION="filtrefnew"QuartusIIDefaultsFiles(QDF)StoresQuartusIIprojectsettingassignmentdefaultsExamplenames:assignmentdefaultsqdforassignmentdefaultsqdfFoundinlocalprojectoralteraquartusbindirectoryCopystoredinlocalprojectdirectoryreadbeforeoriginalversioninbinQuartusIISettingsFile(QSF)See―QuartusIISettingsFileReferenceManual‖formoredetailsonQSFassignmentssyntaxStoresallsettingsassignments(constraints)UsesTclsyntaxCanbeeditedmanuallybyuserReorganizeQSFbasedoncategories(Projectmenu)Addusercomments(#)whitespaceNEWassignmentsaddedtoendoffileSourceotherTCLQSFfilestoorganizeassignmentsNote:SeeAppendixformorenotesonusingQSFfileConstraintFilePriorityQSFRevisionspecificQDFfilelocatedinprojectdirectoryassignmentdefaultsqdfCreatedautomaticallyinprojectdirectorywhenrevisionopenedinnewversionoftheQuartusIIsoftwareQDFlocatedinprojectdirectoryassignmentdefaultsqdfCreatedautomaticallyinprojectdirectorywhenprojectarchivedrestoredQDFlocatedinQuartusIIbindirectoryProjectManagementProjectarchiverestoreProjectcopyRevisionsProjectArchiveCreatesfilesCompressedQuartusIIArchiveFile(QAR)Includesdesignfiles,QPFfile,QSFfile(s)Optiontoincludedatabases(dbfolderinprojectdirectory)RecompilenecessaryifdatabasesnotincludedCreateslocalQDFfileforarchiveArchiveactivitylog(QARLOG)ExampleusesFilestorage(egversioncontrol)ProjecthandoffUsefulforsendingtoAlterasupportDesignfilesreferencedfromuserlibrariesareincludedinarchiveTcl:projectarchiveProjectArchive(cont)ProjectMenuorTaskswindowDatabaseinclusionViewfilestobeincludedinarchiveandselectfilestoaddtoorremovefromarchiveProjectRestoreDecompressesQARintospecifieddirectoryProjectMenuArchivefilenameDirectorytoreceivedecompressedprojectfilesTcl:projectrestoreProjectCopyCopiessaveexactduplicateofprojectinnewdirectoryProjectfile(QPF)DesignfilesSettingsfilesExampleuse

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