verilog中generate的使用(for循环的使用)

verilog中generate的使用(for循环的使用)Verilog中generate的使用版本记录表作者版本号日期修改内容王长友 V1.00.a 2015.08.20 第一次创建 Verilog中使用generate 中的for循环可以节约代码量，提供方便。并且for循环是并行执行。如果将for循环写在always 块下，for循环是串行执行的，会增加很大的布线困难。但是generate下的for循环是并行执行（可通过RTL图看出），可以将always 写在geneerate fo...

Verilog中generate的使用版本记录表作者版本号日期修改内容王长友 V1.00.a 2015.08.20 第一次创建 Verilog中使用generate 中的for循环可以节约代码量，提供方便。并且for循环是并行执行。如果将for循环写在always 块下，for循环是串行执行的，会增加很大的布线困难。但是generate下的for循环是并行执行（可通过RTL图看出），可以将always 写在geneerate for循环下，如下 generate for 下不止可以调用always块，而且还可以调用IP核、原语、模块。

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