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EDA试卷1.doc

EDA试卷1

谁伴我闯荡草地
2019-06-09 0人阅读 举报 0 0 暂无简介

简介:本文档为《EDA试卷1doc》,可适用于高等教育领域

杭州电子科技大学年EDA技术与VHDL试卷B卷答案   一、单项选择题:(分).    IP核在EDA技术和开发中具有十分重要的地位提供用VHDL等硬件描述语言描述的功能块但不涉及实现该功能块的具体电路的IP核为。DA瘦IP    B固IP    C胖IP      D都不是.    综合是EDA设计流程的关键步骤在下面对综合的描述中是错误的。DA    综合就是把抽象设计层次中的一种表示转化成另一种表示的过程B    综合就是将电路的高级语言转化成低级的可与FPGACPLD的基本结构相映射的网表文件C    为实现系统的速度、面积、性能的要求需要对综合加以约束称为综合约束D    综合可理解为一种映射过程并且这种映射关系是唯一的即综合结果是唯一的。.    大规模可编程器件主要有FPGA、CPLD两类下列对FPGA结构与工作原理的描述中正确的是C。A    FPGA全称为复杂可编程逻辑器件B    FPGA是基于乘积项结构的可编程逻辑器件C    基于SRAM的FPGA器件在每次上电后必须进行一次配置D    在Altera公司生产的器件中MAX系列属FPGA结构。.    进程中的信号赋值语句其信号更新是C。A    按顺序完成B    比变量更快完成C    在进程的最后完成D    都不对。    .    VHDL语言是一种结构化设计语言一个设计实体(电路模块)包括实体与结构体两部分结构体描述。BA    器件外部特性B    器件的内部功能C    器件的综合约束D    器件外部特性与内部功能。.    不完整的IF语句其综合结果可实现。AA时序逻辑电路                B组合逻辑电路C双向电路                    D三态控制电路.    子系统设计优化主要考虑提高资源利用率减少功耗(即面积优化)以及提高运行速度(即速度优化)指出下列哪些方法是面积优化。B①流水线设计    ②资源共享    ③逻辑优化    ④串行化    ⑤寄存器配平    ⑥关键路径法A①③⑤                    B②③④C②⑤⑥                    D①④⑥.    下列标识符中是不合法的标识符。BAState        Bmoon    CNotAck        Dsignall.    关于VHDL中的数字请找出以下数字中最大的一个:。AA    ##B    ##C    ##D    #E#E.下列EDA软件中哪一个不具有逻辑综合功能:。BA    MaxPlusIIB    ModelSimC    QuartusIID    Synplify第页  共页二、EDA名词解释写出下列缩写的中文(或者英文)含义:(分)    LPM        参数可定制宏模块库    RTL        寄存器传输级    UART    串口(通用异步收发器)    ISP        在系统编程    IEEE        电子电气工程师协会    ASIC        专用集成电路    LAB        逻辑阵列块三、VHDL程序填空:(分)LIBRARYIEEE                        位分频器程序设计USEIEEESTDLOGICALLUSEIEEESTDLOGICUNSIGNEDALLENTITYPULSEISPORT(  CLK    :INSTDLOGICD    :INSTDLOGICVECTOR(DOWNTO)FOUT    :OUTSTDLOGIC  )ENDARCHITECTUREoneOFPULSEISSIGNAL  FULL:STDLOGICBEGINPREG:PROCESS(CLK)VARIABLECNT:STDLOGICVECTOR(DOWNTO)BEGINIFCLK’EVENTANDCLK=‘’THENIFCNT=""THEN  CNT:=D  当CNT计数计满时输入数据D被同步预置给计数器CNTFULL<=''同时使溢出标志信号FULL输出为高电平          ELSE  CNT:=CNT  否则继续作加计数FULL<=''    且输出溢出标志信号FULL为低电平    ENDIFENDIFENDPROCESSPREGPDIV:PROCESS(FULL)VARIABLECNT:STDLOGICBEGINIFFULL'EVENTANDFULL=''THEN  CNT<=NOTCNT如果溢出标志信号FULL为高电平D触发器输出取反IFCNT=''THENFOUT<=''ELSE                  FOUT<=''ENDIFENDIFENDPROCESSPDIVEND四、VHDL程序改错:(分)    LIBRARYIEEE    USEIEEESTDLOGICALL    USEIEEESTDLOGICUNSIGNEDALL    ENTITYLEDCNTIS        PORT(CLR    :IN  STDLOGIC            CLK:INSTDLOGIC            LEDS:OUTSTDLOGICVECTOR(DOWNTO)  )    ENDLEDCNT        ARCHITECTUREoneOFLEDCNTIS        SIGNALTMP:STDLOGICVECTOR(DOWNTO)    BEGIN                CNT:PROCESS(CLR,CLK)        BEGIN                  IFCLR=''THEN                TMP<=            ELSEIFCLK'EVENTANDCLK=''THEN                TMP<=TMP            ENDIF          ENDPROCESS        OUTLED:PROCESS(TMP)        BEGIN                  CASE  TMP  IS                WHEN""=>  LEDS<=""                WHEN""=>  LEDS<=""                WHEN""=>  LEDS<=""                WHEN""=>  LEDS<=""                WHEN""=>  LEDS<=""                WHEN""=>  LEDS<=""                WHEN""=>  LEDS<=""                WHEN""=>  LEDS<=""                WHEN""=>  LEDS<=""                WHEN""=>  LEDS<=""                WHENOTHERS=>  LEDS<=(OTHERS=>'')            ENDCASE        ENDPROCESS    ENDone在程序中存在两处错误试指出并说明理由:提示:在MAXPlusII上编译时报出的第一条错误为:Error:Line:File***ledcntvhd:Typeerror:typeinwaveformelementmustbe“stdlogicvector”第行错误:整数不能直接赋值给TMP矢量改正:TMP<=(OTHERS=>‘’)第行错误:ELSEIF缺少一条对应的ENDIF语句改正:将ELSEIF改为关键字ELSIF第页  共页五、VHDL程序设计:(分)设计一数据选择器MUX,其系统模块图和功能表如下图所示。试采用下面三种方式中的两种来描述该数据选择器MUX的结构体。(a)用if语句。 (b)用case语句。 (c)用whenelse语句。LibraryieeeUseieeestdlogicallEntitymymuxisPort(    sel:instdlogicvector(downto)            选择信号输入Ain,Bin:instdlogicvector(downto)        数据输入Cout:outstdlogicvector(downto))EndmymuxArchitectureoneofmymuxisBeginProcess(sel,ain,bin)BeginIfsel=“”thencout<=ainandbinElsifsel=“”thencout<=ainxorbinElsifsel=“”thencout<=notainElsecout<=notbinEndifEndprocessEndoneArchitecturetwoofmymuxisBeginProcess(sel,ain,bin)BeginCaseseliswhen“”=>cout<=ainandbinwhen“”=>cout<=ainxorbinwhen“”=>cout<=notainwhenothers=>cout<=notbinEndcaseEndprocessEndtwoArchitecturethreeofmymuxisBeginCout<=ainandbinwhensel=“”elseAinxorbinwhensel=“”elseNotainwhensel=“”elsenotbinEndthree六、根据原理图写出相应的VHDL程序:(分)LibraryieeeUseieeestdlogicallEntitymycirisPort(A,B,clk:instdlogicQout    :outstdlogic)EndmycirArchitecturebehaveofmycirisSignalta,tb,tcBegintc<=tanandtbProcess(clk)BeginIfclk’eventandclk=‘’thenTa<=ATb<=BEndifEndprocessProcess(clk,tc)BeginIfclk=‘’thenQout<=cEndifEndprocessEndbehave       来源:()EDA技术与VHDL试卷园梦新浪博客EDA技术  试题(::)转载标签:杂谈   本大题得分评阅人  一、填空题(本大题共小题每空分共分).一般把EDA技术的发展分为 MOS时代         、  CMOS时代        和 ASIC          三个阶段。.EDA设计流程包括 设计输入          、  设计实现        、 实际设计检验         和 下载编程           四个步骤。.EDA设计输入主要包括 图形输入        、 HDL文本输入        和 状态机输入          。.时序仿真是在设计输入完成之后选择具体器件并完成布局、布线之后进行的时序关系仿真,因此又称为 功能仿真         。 .VHDL的数据对象包括 变量       、   常量      和   信号      它们是用来存放各种类型数据的容器。.图形文件设计结束后一定要通过 仿真           检查设计文件是否正确。.以EDA方式设计实现的电路设计文件最终可以编程下载到  FPGA      和  CPLD      芯片中完成硬件设计和验证。.MAXPLUS的文本文件类型是(后缀名)  VHD      。.在PC上利用VHDL进行项目设计不允许在   根目录         下进行必须在根目录为设计建立一个工程目录(即文件夹)。.VHDL源程序的文件名应与  实体名       相同否则无法通过编译。本大题得分评阅人  二、选择题:(本大题共小题每小题分共分)。.在EDA工具中能完成在目标系统器件上布局布线软件称为(C)A仿真器            B综合器         C适配器        D下载器.在执行MAXPLUSⅡ的(d)命令可以精确分析设计电路输入与输出波形间的延时量。ACreatedefaultsymbol              BSimulator       CCompiler                        DTiming Analyzer.VHDL常用的库是(A)AIEEE       BSTD             CWORK          DPACKAGE.下面既是并行语句又是串行语句的是( C)A变量赋值   B信号赋值     CPROCESS语句   DWHEN…ELSE语句.在VHDL中用语句(D )表示clock的下降沿。Aclock’EVENT       Bclock’EVENT AND clock=’’              Cclock=’’           Dclock’EVENT AND clock=’’本大题得分评阅人   三、名词解释题:(本大题共题每小题分共计分).EDA:     电子设计自动化.VHDL和FPGA:超高速硬件描述语言     现场可编程门阵列   .元件例化                                          本大题得分评阅人  来源:()EDA技术  试题园梦新浪博客四、分析题:(本大题共小题第小题分第小题分第题分共计分。)本题得分 .(分)分析下面的VHDL的源程序说明设计电路的功能。libraryieeeuseieeestdlogicalluseieeestdlogicunsignedallentitytestisport(    clk:instdlogicj,k:instdlogicq,qn:outstdlogic)endtestarchitectureoneoftestissignalqtemp:stdlogic:=''signaljk:stdlogicvector(downto)beginjk<=jkprocess(j,k,clk)beginifclk'eventandclk=''thencasejkiswhen""=>qtemp<=qtempwhen""=>qtemp<=''when""=>qtemp<=''when""=>qtemp<=notqtempwhenothers=>qtemp<='X'endcase endifq<=qtempqn<=notqtempendprocessendone.()分析下图说明功能并用VHDL实现此电路的功能                            .(分)试用VHDL编写线优先编码器   五、设计题:(本大题共小题第小题分第小题分第小题分共计分。).(分)用ls设计一个十进制计数器.(分)用VHDL设计位全减器sub,要求列出真值表写出表达式画出原理图。.(分)编写位左移移位寄存器的VHDL源程序。设电路的并行数据输入端为D,并行数据输出端为Q,串行数据输入端为DSL,时钟输入端为CLK。LDN是预置控制输入端当LDN=时Q=D。CLRN是复位控制端当CLRN=时移位寄存器被复位。来源:()EDA技术  试题园梦新浪博客继续阅读

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