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数字钟的设计及制作.doc

数字钟的设计及制作.doc

上传者: 周云清 2017-09-19 评分 0 0 0 0 0 0 暂无简介 简介 举报

简介:本文档为《数字钟的设计及制作doc》,可适用于IT/计算机领域,主题内容包含数字钟的设计及制作武汉理工大学《电工电子综合课程设计》说明书摘要基于数字电子技术基础、模拟电子技术基础和电路原理有关知识对多功能数字钟电路进行设计和符等。

数字钟的设计及制作武汉理工大学《电工电子综合课程设计》说明书摘要基于数字电子技术基础、模拟电子技术基础和电路原理有关知识对多功能数字钟电路进行设计和制作。该数字钟可以实现准确显示小时制时间手动调节时间随时启动、清零、置时间等功能使用方便制作简单。本文针对多功能数字钟的各功能进行初步框架设计并对多种方案进行了认真比较和验证在此基础上又进一步详细介绍了时间脉冲发生器、秒分计数器、时计数器、译码及驱动显示电路、校时电路的设计方法和要求。在总体电路图组仿真与调试逐步解装完成以后针对设计好的电路用Multisim软件进行了决设计过程中出现的一系列问题。在电路设计过程中特意将选做部分即校时电路部分作为电路设计的主要内容。最后对应的数字钟设计方案对制作好的数字钟功能进行总体验证。关键词:数字电子技术脉冲发生器校时电路Multisim软件武汉理工大学《电工电子综合课程设计》说明书数字钟的设计及制作设计目的设计目的一进一步熟悉对数字电子技术基础知识的理解加深对数电知识应用重要性地认识掌握数字钟的设计、组装和调试方法。设计目的二掌握集成电路的使用方法增强自己动手设计和动手操作的基本能力设计目的三加强对作图软件仿真软件的应用熟悉操作掌握好电气工程及其自动化专业学生应该掌握的基本技能。设计思路总体设计思路设计脉冲发生器电路产生脉冲设计时、分、秒逻辑电路实现时间的正确显示功能设计时、分、秒校时电路对数字钟显示时间进行基本校正。具体设计思路根据已学知识我们可以用由集成电路定时器与RC组成的多谐振荡器作为时间标准信号源构成我们需要的脉冲发生器以时基电路定时器为核心可以直接作为计数器输入脉冲信号使其进行计数配合译码显示电路构成多功能数字钟的主要部分控制部分则可以通过直接用开关与LS、LS等一系列芯片的清零端相连接直接控制清零使系统具有随时启动、停止、清零、计时校时电路可以通过开关通断控制各芯片脉冲信号的通断加以手动脉冲实现准确校时。设计过程总体设计框图总体电路图如图所示脉冲发生器:脉冲发生器是通过应用集成电路定时器与RC组成的多谐振荡器产生Hz的方波脉冲信号。时间计数器电路:时间计数电路由秒个位和秒十位计数器、分个位和分十武汉理工大学《电工电子综合课程设计》说明书位计数器及时个位和时十位计数器电路构成其中秒计数器和分计数器为进制计数器根据设计要求时计数器为进制计数器。译码驱动电路:译码驱动电路将计数器输出的BCD码转换为数码管需要的逻辑状态并且为保证数码管正常工作提供足够的工作电流。校时电路:用接有电源的线路开关对芯片直接进行脉冲控制可实现单独调节时、分、秒各部分。数码管显示数码管显示数码管显示译码器译码器译码器时计数器分计数器秒计数器校时电路脉冲发生器图总体设计框图方案设计与说明方案一脉冲发生器:由集成电路定时器与RC组成的多谐振荡器作为时间标准信号源。图与RC组成的多谐振荡电路图用组成的脉冲产生电路:R=ΩR=ΩC=μFC=μF则所产生的脉冲的为:f=(R*R)***e=Hz,而设计要求为Hz,因此其误差为。武汉理工大学《电工电子综合课程设计》说明书时间计数器电路:LS图LS引脚图LS是异步二五十进制加法计数器它既可以作二进制加法计数器又可以作五进制和十进制加法计数器。通过不同的连接方式LS可以实现四种不同的逻辑功能而且还可借助R()、R()对计数器清零借助S()、S()将计数器置。其具体功能详述如下:()计数脉冲从CP输入QA作为输出端为二进制计数器。()计数脉冲从CP输入QDQCQB作为输出端为异步五进制加法计数器。()若将CP和QA相连计数脉冲由CP输入QD、QC、QB、QA作为输出端则构成异步码十进制加法计数器。()若将CP与QD相连计数脉冲由CP输入QA、QD、QC、QB作为输出端则构成异步码十进制加法计数器。()清零、置功能。LS逻辑功能表校时电路:在秒个位芯片的脉冲信号输入端加入一个自动调节开关先阻断正常情况下脉冲发生器输入的Hz方波信号然后手动调节开关A加入高频的脉冲使之能够快速调节。武汉理工大学《电工电子综合课程设计》说明书图秒校时电路方案二脉冲发生器:用组成的脉冲产生电路在方案一的基础上改变RC的配比使得脉冲发生器产生的脉冲频率更接近设计要求水平R=kΩR=kΩC=μFC=μF则所产生的脉冲的为:f=(R*R)*e**e=Hz,而设计要求为Hz,因此其误差为。图脉冲信号发生器时间计数器电路:LS图LS引脚图TCD借位输出端(低电平有效)TCU进位输出端(低电平有效)CPD减计数时钟脉冲输入端(上升沿有效)CPU加计数时钟脉冲输入端(上升沿有效)武汉理工大学《电工电子综合课程设计》说明书MR异步清除端P,P并行数据输入端Q,Q并行数据输出端PL异步并行置入控制端(低电平有效)LS逻辑功能表校时电路:首先截断正常的计数通路然后再进行人工出触发计数或将频率较高的方波信号加到需要校正的计数单元的输入端校正好后再转入正常计时状态即可。根据要求数字钟应具有分校正和时校正功能因此应截断分个位和时个位的直接计数通路并采用正常计时信号与校正信号可以随时切换的电路接入其中。图时、分校时电路图对比两种方案综合考虑脉冲信号发生器应该越接近Hz越好采用方案二中RC配比习惯用LS平时用的也很熟练所以采用方案二中的LS校时电路为了满足数字钟调解时方便快捷的要求采用方案二中的方式较为合适。分解电路的设计与说明脉冲发生器的设计由集成电路定时器与RC组成的多谐振荡器作为时间标准信号源。从输出端可以得到可以忽略误差接近Hz的方波信号。武汉理工大学《电工电子综合课程设计》说明书图脉冲信号发生器秒、分计数器的设计“秒”计数器电路与“分”计数器电路都是进制它由一级进制计数器和一级进制计数器连接构成。如图所示由ls构成的进制计数器。ls是进制计数个位直接MR接低电平UP接时钟脉冲就可以实现十进制当个位“QQQQ”为“”时Q为“”通过非门为“”“QQQQ”变为“”时Q为“”通过非门为“”即产生一上升沿实现个位进数。当十位“QQQQ”由变为时QQ通过一与门输出由变为接MR清零由于是异步清零所以不会输出即实现进制QQ通过一与门输出由变为产生一上升沿实现进位。图秒、分计数器时计数器的设计“时”计数器电路是进制十位的Q与个位Q通过一个与门可以实现时计数器自动清零Q通过一个非门接十位脉冲端当个位“QQQQ”为“”时Q为“”通过非门为“”“QQQQ”变为“”时Q为“”通过非门为“”即产生一上升沿实现个位十进数。武汉理工大学《电工电子综合课程设计》说明书图时计数器译码及驱动显示电路的设计译码电路的功能是将“秒”、“分”、“时”计数器的输出代码进行翻译变成相应的数字。本次使用LS电路图和功能表如下:武汉理工大学《电工电子综合课程设计》说明书校时电路的设计数字种启动后,每当数字钟显示与实际时间不符进,需要根据标准时间进行校时。校“秒”时采用等待校时。校“分”、“时”采用加速校时。对校时电路的要求:在小时校正时不影响分和秒的正常计数。在分校正时不影响秒和小时的正常计数。图分、时校正电路总体电路设计仿真、调试及结果分析数码管显示如下:武汉理工大学《电工电子综合课程设计》说明书U、U可以准确显数码显示电路统一采用共阴的数码管及其配套的LS示六十进制的秒U、U可以准确显示六十进制的分U、U可以准确显示十二进制的时。脉冲发生器产生波形如下:由集成电路定时器与RC组成的多谐振荡器作为时间标准信号源。从输出端可以得到可以忽略误差接近Hz的方波信号。从波形可以看出脉冲发生器产生的方波信号占空比十分接近频率为Hz符合实验要求。主要仪器与设备集成芯片LS片LS片定时器一片滑动变电阻器Ω只kΩ只电容uF只uF只。TTL与门只TTL非门只共阴极LED显示只。武汉理工大学《电工电子综合课程设计》说明书按键只。小结、体会及建议小结、体会:在这次课程设计中自己亲自动手查阅资料、设计方案、软件仿真和与组员一起完成多功能数字钟的制作最后看到老师的好评时心里感到由衷地欣慰。课程设计进一步加深了对数字电子技术的认识熟悉了对Multisim软件的学习和使用在仿真过程中出现较多的问题通过自己的努力和同学的帮助都一一解决了。首先在仿真时发现数码管不能正常显示经过查验发现与RC构成的脉冲发生器的封装存在问题。其次因电子电路中用网络编号表示线路连接不如手绘电路直观检查起来不是很方便最后在组员的指导下看熟了之后很容易的就能看出线路分布从而进行进一步调试改善电路功能。调试时有的器件在理论上可行但在实际运行中就无法看到效果所以得换不少器件有时无法找出错误便更换器件重新接线以使电路正常运行。在整个设计中LS的接线比较困难反复修改了多次在认真学习其用法后采用归零法和置数法设计出进制和进制的计数器。通过这次对数字时钟的设计与仿真及制作为以后的电路设计打下良好的基础得到了一些宝贵经验和教训加强了自己的动手能力和协同合作能力为以后的学习和工作提供了良好的范例我会把这种认真和实在带到以后的生活当中去。建议:课程设计中应该加强对学生主动性、灵活性、合作方面的锻炼做到在学中做在做中学使学生在课程设计投入更多的兴趣与激情。参考文献康华光《电子技术基础》北京:高等教育出版社年伍时和《数字电子技术基础》北京:清华大学出版社年陈明义《电子技术教程设计实用教程》中南大学出版社年赵春华、张学军《电子技术基础仿真实验》北京:机械工业出版社出版社年李雅轩《电工电子实验与实训》北京中国电力出版社年

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