集成电路测试

第一章 集成电路的测试 1.集成电路测试的定义 集成电路测试是对集成电路或模块进行检测,通过测量对于集成电路的输出回应和预期输出比较,以确定或评估集成电路元器件功能和性能的过程,是验证设计、监控生产、保证质量、 分析 定性数据统计分析pdf销售业绩分析模板建筑结构震害分析销售进度分析表京东商城竞争战略分析 失效以及指导应用的重要手段。 .2.集成电路测试的基本原理 输入X 输出回应Y 被测电路DUT (Device Under Test )可作为一个已知功能的实体,测试依据原始输入x 和网络功能集F (x ),确定原始输出回应y ,并分析y 是否表达了电路网络的实际输出。因此,测试的基本任务是生成测试输入,而测试系统的基本任务则是将测试输人应用于被测器件,并分析其输出的正确性。测试过程中,测试系统首先生成输入定时波形信号施加到被测器件的原始输入管脚,第二步是从被测器件的原始输出管脚采样输出回应,最后经过分析处理得到测试结果。 3.集成电路故障与测试 集成电路的不正常状态有缺陷(defect )、故障(fault )和失效(failure )等。由于设计考虑不周全或制造过程中的一些物理、化学因素,使集成电路不符合技术条件而不能正常工作,称为集成电路存在缺陷。集成电路的缺陷导致它的功能发生变化,称为故障。故障可能使集成电路失效,也可能不失效,集成电路丧失了实施其特定规范要求的功能,称为集成电路失效。故障和缺陷等效,但两者有一定区别,缺陷会引发故障,故障是表象,相对稳定,并且易于测试;缺陷相对隐蔽和微观,缺陷的查找与定位较难。 4.集成电路测试的过程 1.测试设备 测试仪:通常被叫做自动测试设备,是用来向被测试器件施加输入,并观察输出。测试是要考虑DUT 的技术指标和规范,包括:器件最高时钟频率、定时精度要求、输入\输出引脚的数目等。要考虑的因素:费用、可靠性、服务能力、软件编程难易程度等。 1.测试界面 测试界面主要根据DUT 的封装形式、最高时钟频率、ATE 的资源配置和界面板卡形等合理地选择测试插座和设计制作测试负载板。 被测电路DUT F(x) 3.测试程序 测试程序软件包含着控制测试设备的指令序列,要考虑到:器件的类型、物理特征、工艺、功能参数、环境特性、可靠性等 5.集成电路测试的分类 按测试目的分类:检验测试(验证IC 功能的正确性)、生产测试、验收测试(在进行系统集成之前对所购电路器件进行入厂测试)、使用测试。 按测试内容分类:参数测试(DC 测试、AC 测试、 DDQ I 测试、三态测试),功能测试 (芯片内部数字或模拟电路的行为测试),结构测试(?) 按测试器件的类型分类:数字电路测试,模拟电路测试,混合信号电路测试,存储器测试,SOC 测试。 第二章 数字集成电路测试技术 输入 输出 测试矢量 输出矢量 测试波形1 0100X... HLXLH... ... 10X10... HHLLX... 测试波形n ...... .... 测试集 (1)测试矢量:以并行方式施加于DUT 初始输入端的逻辑0和1信号组合。 (2)测试波形:测试输入矢量和集成电路对输入测试矢量的无故障输出回应合在一起称为集成电路的测试波形。 (3)测试码:能够检测出电路中某个故障的输入激励(测试矢量),也称为故障测试码。 (4)测试集:测试码或测试图形的集合。可以是穷举的、小于穷举的、最小数,这取决于测试图形的算法。 对数字集成电路来说,最主要的是测试其功能、时序关系和逻辑关系等。 故障检测(测试是否有故障)和故障诊断(不仅测试是否有故障,还要指出故障的位置)统称为测试。 对数字集成电路的故障模型可以分为逻辑门层次的故障模型、晶体管层次的故障模型和功能模块层次的故障模型(更适合大规模集成电路的测试)。 数字集成电路采用穷举是不现实的。一般测试输出回应有两种办法:比较法(与好的器件作比较,一般是对比较简单的中小规模集成电路),存储法。 存储法:在计算机控制下,通过程序生成所需的测试集并存储于测试仪的高数缓冲存储器(图形发生器)。测试时,随测试主频率逐个读出,将测试矢量施加于输出端,已测试集的输出图形为标准,逐拍与被测输出的回应进行比较。(可以在确保一定的前提下,将很长的测试集压缩,或设计一个小的测试集节约测试存储容量,加快测试数度) 被测器件 (DUT ) 被测器件于金器件比较 被测器件与预期输出图形比较 1.典型的数字集成电路测试顺序 1.接触测试 在DUT 的每一个管脚上都施加一电流,随后测量其相应电压,如果所得电压值超出了特定的电压范围,则可认为管脚与测试仪的接触是断开的,即开路。 2.功能测试 只有逻辑功能正确的电路,才有必要进行随后的测试。 3.直流参数测试 在DUT 管脚进行电压或电流测试。 4.交流参数测试 大多数自动数字测试系统都有可以选择的数字测量分辨率,通过逐次逼近或线性递归的测量方法即可准确测出传输延迟及上升沿、下降沿时间等。 2.数字集成电路测试的特殊要求 (1)数字集成电路静态和动态参数测试的一般要求 ● 除另有规定外,测试的电源电压或电流应在规定的±1%以内。 ● 除另有规定外,被测器件的环境温度应在规定值的±3%以内。 ● 除另有规定外,器件应在“推荐工作条件”范围内的一组条件下工作。 输出矢量集 DUT 金器件 比较 输出结果 自动测试系统 DUT 比较 结果输出 输入激励 被测输出 期望输出 开始 接触是测试 功能测试 直流 (CD) 参数测试 交流(CD )参数测 试 结束 1) 直流参数测试 (1)开路/短路测试(输入箝位电压IK V 的测试) 目的:保证在测试中被测试器件的所有管脚正确连接,保证管脚和电源、地或相互之间没有被短路。 首先将被测器件所有的引线包括电源和地强制连接到地,然后连接PMU 到一个器件引脚,在器件输入端输入或抽取规定的电流IK I (100uA~500uA)时检测此时该引脚的电压IK V 。 DD V =0,0 SS V 由于PMU 向被测器件施加一强制电流,应该设置一电压箝位保护电路,典型箝位电压设置为3V ,如果测试开路,测量结果将被箝位在3V 。 要点:所有管接地,设置箝位电压3V ,使用PMU ,加电流,测试结果大于1.5V 为开路,小于0.2V 为短路。 优点:当故障发生时,能检测到确切的值,可以明确指出是开路还是短路的问题 缺点:每个引线需要单个测量,测试时间相对较长。 (2)输出高/低电平(OL OH V V /)测试 目的:检查器件在指定电压条件下输出电流的能力。实际测量的是输出管脚在输出逻辑1/0时的电阻。(确保输出电抗满足设计要求,并保证在严格的OL OH V V /条件下提供所定义的OL OH I I /电流)。 (3)输入高/低电平(IL IH I I /)测试 目的:检查DUT 的输入负载特性。是输入端在施加规定的高电平电压(低电平电压)时流入(流出)器件的电流。 测试方法1:串行测试,被测输入端分别加上规定的输入高电平电压IH V (低电平电压 IL V ),其余输入端加规定电平,输出端开端,测量输入高电平电流IH I (低电平电流IL I )原理 图如下: 测试方法2:并行测试,(进行多引脚大规模集成电路测试时)每个管脚施加规定高电平,设置PMU 延迟1ms~5ms ,测量输入电流,然后和器件规范IH I 进行比较判断是否存在失效,重复同样的步骤每个输入管脚施加规范规定的低电平,测量输入电流,和器件的规范 IH I 进行比较判断是否存在失效。(优点:提高测试效率,缺点:不能检测出输入管脚之间 的电流泄漏) 测试方法3:集总测试,将所有的输入端连在一起进行测试,器件电源电压加规范最大值,使用PMU ,施加所有输入管脚施加规范规定高电平(低电平)。设置PMU 延迟1ms~5ms ,测量所有输入管脚的电流,与器件的规范的单个IH I (IL I )进行比较判断是否超出规范规定的范围,若超出,需要用方法1重测。 (4)输入漏电流I I 测试 I I 是输入端在施加规定的最大输入电压时流入电压器件的电流。原理与输入高/低电平(IL IH I I /)测试相同,只是加压合测流值不同。被测输入端施加的是最大输入电压,其余输入端施加的是规定电压,输出端开路。 (5)输出短路电路OS I 测试 主要测试输出管脚为高电平时的电阻,保证器件输出满足设计要求的最坏负载情况和保证输出短路时能提供的一个预置的电流量。 OS I 是将被测器件的输入端施加规定的电平,是输出为逻辑高电平时输出端对地短路的电流。原理图如下: 利用PMU ,通常cc V 加规定的最大值,DUT 各输入端施加规定的电平使被测输出端呈现逻辑高电平,设置PMU 的箝位电流,然后将PMU 设置为0V ,其余输出端开路,并测量该输出端的输出短路电流OS I 。(注意热开关,应首先PMU 编程为0电流,设置为电压测量模式,连接PMU 和被测管脚,测量管脚输出电压,然后断开PMU ,将PMU 设置为加压测流模式,设置的电压为刚刚测量到的电压值;再将PMU 同被测管脚连接,然后将PMU 电 压设置为0V ,此时测得的电流值就是OS I ) (6)输出高阻电流(OZH I /OZL I ) OZH I 指的是当一个低电平(L )施加在一个处于高阻态(Z )的输出管脚(O )上,管脚上产生是漏电流(I );O Z L I 指的是当一个高电平(H )施加在一个处于高阻态(Z )的输出管脚(O )上,管脚上产生是漏电流(I ) 目的:确保器件输出管脚被预置为高阻态,其输出阻抗足够高,或者说管脚能处在“关闭”状态。OZL I 测量的是输出管脚到DD V 的阻抗,OZH I 测量的是输出管脚到GND 的阻抗。 测量方法1:串行/静态测量法,测试时,施加DD V 最大值,运行程序将器件某待测输出管脚预处理到高阻态的向量。PMU 依次驱动高电平(DD V )和低电平(SS V )到该管脚,测量驱动电平对应的电流值,然后将测量值和参数说明书中的边界值相比较,并判断测试是否通过。原理如下图 测试方法2:并行测试法,一些测试系统拥有并行DC 测试能力,如PIN/PRE PMU 结构的测试系统,可以施加DD V ,运行预处理向量,先向所有待测器件管脚同时施加高(或低)电平,测量电流值,并将测量值与参数手册中定义的测试边界相比较,判断测试是否通过, 在同时施加高(或地)电平,重复上一操作。优点:节省测试时间,缺点:测试系统本身成本高。 (7)电源电流测试 DD I 总电流测试 定义:DD I 测试分动态和静态两种电流,动态DD I 是器件在正常工作时漏极对地的漏电流,静态DD I 是器件在静态时漏极对地的漏电流。 DD I 总电流测试方法:它测量的是流入DD V 管脚的电流。首先,预置器件或将待测器件所有的输入管脚设置为固定的状态(低或者高电平)IL V 设置为0V ,IH V 设置为DD V ;所有的输出管脚与负载断开,其次尽可能简单的预处理相应的功能,使器件进入稳定的状态,接着测量进入器件的总电流,电流超出界限则表示功耗过大、器件失效。 DD I 静态电流测试 DD I 静态电流指的是器件静态时Drain 到GND 消耗的漏电流,目的是为了去报器件低功耗条件下的电流消耗在器件参数数据手册中定义的范围内。 测试方法:与DD I 总电流不同,它是在运行一定的测试向量将器件预处理为已知的状态后进行。测试时,器件保持在低功耗状态下,去测量流入DD V 的电流,再将测试值与器件数据手册中定义的参数对比,判断测试通过与否。 DDQ I 测试 DDQ I 是指当CMOS 集成电路中的所有管子都处于静态状态时的电源总电流。DDQ I 测试目的是测量逻辑状态验证时的静止(稳定不变)的电流,并与标准静态静态电流相比较以提升测试覆盖率。 DDQ I 测试运行一组静态DD I 测试的功能序列,在功能序列内部的各个独立的断点,进 行6次~12次独立的电流测量。 动态DD I 测试 动态DD I 也是测量流入DD V 管脚的总电流,通常由PMU 或DPS 在器件于最高频率下运行一段连续的测试向量时实施,测量结果与数据手册中定义的参数对比,判断测试是否通过。 4.交流参数测试 交流参数测试的目的主要是测量器件晶体管转换状态时的时序关系,保证器件在正确的时间发生状态装换,输入端输入指定的输入边沿,特定的时间后在输出端检测预期的状态转换。 最常测的交流参数有上升和下降时间、传输延迟、建立和保持时间及存取时间等。测试原理图如下: (1)输入脉冲上升时间的r t 测试 r t 定义:时序逻辑器件中输出逻辑电平按规定临界转换前,在触发输入端施加脉冲电压上升沿上两规定参考电平间的最大时间。 被测触发输入端施加脉冲电压,其余输入端施加规定电平,输出端接负载。调节输入脉冲电压上升/下降时间,使输出逻辑电平按规定临界转换,测量输入脉冲电压上升沿/下降沿上两规定的参考电平(REFL V 、REFH V )间的最大时间,改时间即为输入脉冲上升/下降时间f r t t /。 (2)建立时间set t 时序逻辑器件,数据输入信号应比触发信号(参考信号)提前施加于器件输入端的最小时间,定义为建立时间set t 。被测数据输入端和触发输入端施加脉冲电压,其余输入端施加电平;被测输出端接负载,其余输出端开路。调节被测数据输入端的脉冲电压比触发输入端施加的脉冲电压超前的时间,使输出逻辑电平按规定临界转换,改时间即为建立时间set t (3)保持时间H t 时序逻辑器件,数据输入脉冲电压在触发输入脉冲电压后应保持的时间,定义为保持时间H t 。建立时间set t 、保持时间H t 波形图如图: 被测数据输入端和触发输入端施加脉冲电压,其余输入端施加电平;被测输出端接负载,其余输出端开路。调节被测数据输入端施加的脉冲电压比触发输入端施加的脉冲电压滞后的时间,使输出逻辑电平按规定临界转换,该时间即为保持时间H t (4)输出由低电平到高电平传输延时时间PLH t 定义:输入端在施加规定的电平和脉冲电压时,输出脉冲电压由低电平到高电平的边沿和对应的输入脉冲电压边沿上两规定的参考电平间的时间。 测试方法:被测输入端施加脉冲电压,其余输入端施加规定电平;被测输出端接负载,其余输出端开路。在被测输出端输出脉冲电压由低电平到高电平的边沿的参考电平REF V 处 和对应的输入脉冲电压边沿的参考电平REF V 处两者之间测得的时间间隔即为输出由低电平到高电平传输延时时间PLH t (5)输出有高电平到低电平传输延时时间PHL t 定义:输入端在施加规定的电平和脉冲电压时,输出脉冲有高电平到低电平的边沿和对应的输入脉冲电压边沿上两规定的参考电平间的时间。 测试方法:被测输入端施加脉冲电压,其余输入端施加电平;被测输出端接负载,其余输出端开路。在被测输出端输出脉冲电压由高电平到低电平的边沿参考电平REF V 处和对应的输入脉冲电压边沿的参考电平REF V 处两者之间测得的时间间隔即为输出由高电平到低电平的传输延时时间PHL t 。波形图如下: (6)最高时钟频率MAX f 定义:时序逻辑器件,输出逻辑电平按规定临界转换前,在时钟输入端施加的最高脉冲电压频率。 测试方法:时钟输入端施加脉冲电压,其余输入端施加规定电平;被测输出端接规定负载,其余输出端开路。调节输入脉冲电压频率,使输出逻辑电平按规定临界转换,该频率即为最高时钟频率MAX f 。 (7)最小时钟脉冲宽度WH WL t t / 定义:时序逻辑器件,在时钟输入端施加的时钟信号最小的低/高电平时间。 测试方法:时钟输入端施加脉冲电压,其余输入端施加规定电平;被测输出端接规定负载,其余输出端开路。调节输入时钟脉冲信号的低/高电平时间,使输出逻辑电平按规定临界转换,此时高/低电平保持时间即为最小时钟脉冲宽度WH WL t t /。 (8)偏差时间SK t 偏差时间SK t 是输入前沿(或后沿)之间,对器件动作无不利影响的时间。方法如上类 似。 5.功能测试 功能测试用于测试器件是否能完成设计所预期的工作或功能。逻辑I/O 通过一定的方法在器件中传输,确保对器件的每一个内部节点都进行了工作正常与否的验证。功能测试有时也称为时钟速率、节点或真值表测试。静态功能测试常用真值表测试的方法。 功能测试的基本过程是应用一有序的或随机的数据组合测试图形,以器件规定的速率作用于被测器件,并比较器件的输出与预期的数据图形,观察两者是否相同,以此判断期间功能是否正常。 重点:图形产生的速率、边沿定时控制、输入/输出控制及屏蔽选择等。 方法:反射码、状态读出、转换计数、特征分析、算法生成及存储真值表法。 (1)功能测试的测试周期及输入数据 测试周期:基于器件测试过程中的工作频率而定义的每单元测试向量所持续的时间,其公式为T=1/F ,T 为测试周期,F 为工作频率。 输入数据:输入数据由测试向量数据(给到DUT 的指令或激励)、输入信号时序(信号传输点)、输入信号格式(信号波形)、输入信号电平(IL IH V V /)、时序设置选择(如果程序中有不止一套时序)因素的组合构成。大部分的输入信号格式要求设置为包含唯一格式(波形)和时序(时沿设定)的更为复杂的数据形式,主程序中会包含这些信息并通过相应的代码实现控制和调用。 输入信号格式:可以保证规格书定义的所有AC 参数均被测试。信号格式与向量数据、时沿设定及输入电平组合使用可以确定给到DUT 的输入信号波形。 常见的信号格式:NRZ(非归零码),DNRZ(延时非归零码),RZ(归零码),RO(归一码)(P36) 输入信号时序:一旦决定了测试周期,周期内各控制信号的布局及时钟沿位置也就可以确定。输入信号有两种,控制信号和数据信号。首先要决定的是控制信号的又有效时沿和数据信号的建立与保持时间。接下来决定各输入信号的格式。输入信号由测试系统各区域提供的数据组合创建,最后从测试头输出的信号波形是测试向量、时沿设置、信号格式及IL IH V V /设置共同作用的结果。 (2)输出数据 输出部分的测试分为测试向量数据(期望的逻辑状态)、采样时序(周期内何时对输出采样)、OH OL V V /(期望的逻辑电平)、OH OL I I /(输出电流负载) 测试输出:功能测试期间,程序会为每个输出管脚在测试周期内指定一个输出采样时间,在这个时间上,比较单元会对输出进行采样,再将采样到的DUT 输出信号电平和OH OL V V /参考电平相比较。 测试向量含有每个管脚的期望逻辑状态。如果期望是逻辑0,当采样进行时,DUT 的输出电平必须小于或等于OL V ;如果 第三章半导体存储器测试技术 存储器测试是集成电路测试中的一个独立分支。主要原因是:(1)存储器的内部结构具有很强的规律性;(2)存储器的功能测试方法与其他数字器件或模拟器件相比有其独特之处; (3)他的种类繁多、应用范围广、使用数量大。 半导体存储器存储特性分为两类:一类是易失性存储器,主要指随机存储器(RAM),静态随机存储器和动态随机存储器。另一类是非易失性存储器,主要包括各种只读存储器(ROM)和快闪存储器(Flash Memory)。除了这些,还有时序存储器、联想存储器及专用存储器。 3.1 存储器的组成及结构 存储器的主体是一个由行和列构成的规则存储阵列,阵列中每个单元叫存储单元。工作时每个存储单元包含一个以电平表征的逻辑1或0数据。 地址输入 地址锁存器列地址译码器刷新逻辑 刷新 行地址译 码器 存储单元列表写驱动 读出放大器数据寄存器 数据输出数据输入 读/写和片选控制 3.2 存储器的失效模式和失效机理 失效机理通常是指由于设计上的弱点或制作工艺中形成的潜在缺陷,在某种应力作用下发生的失效及其机理。 3.2.1 存储器的故障(失效)模式 存储器的故障根据其故障表现分为永久性故障或暂时性故障。 1. 永久性故障 下列机理可引起永久性故障或暂时故障,可采用故障模型进行模型化。 ● 坏的电连接(漏掉或增加) ● 坏掉的元件(这可能是IC 掩蔽缺陷,或硅-金属或金属封装连接问题) ● 烧断芯片连线; ● 芯片和封装之间腐蚀的连接 ● 芯片逻辑错误 2. 暂时的故障 暂时故障仅部分时间存在,且是随机发生的。他们不能很好的用故障模型进行表示。暂时故障可分为瞬时故障和间歇故障。瞬时故障是由环境条件引起的,间歇故障由非环境条件引起的。间歇故障可通过永久故障模型进行模型化,但是间歇故障的测试图形必须不断重复,直到故障被检测到为止。 3.2.2 存储器的失效机理 失效机理如下表: 失效机理 机理的解释 侵蚀 由于电压降或各种离子(如-CI 和+a N ,其功能为侵蚀的催化剂)存在 引起的。较高质量的封装密封能阻止侵蚀,但由于CMOS 比TTL 或ECL 电压低,更易于受侵蚀。 电迁移 发生在芯片内部的铝制连接线上的电迁移,它是由于导线中电子流动与 铝 材料 关于××同志的政审材料调查表环保先进个人材料国家普通话测试材料农民专业合作社注销四查四问剖析材料 颗粒发生碰撞引起的。在电子流动方向上使颗粒摆脱原来位置, 其与老式的保险丝烧毁的方式相同,最终烧毁连线。 键合退化 在封装铜(或金)连线与芯片的铝压点的点焊接处,铜和铝相互扩散引 起的键合开路 离子玷污 环境中可动离子,特别是+a N 扩散到半导体封装和扩散到FET 晶体管的 栅氧化层,改变器件的阀值(开启)电压,引起故障 合金化 由于铝原子从硅芯片顶端的印刷连线移动到硅中引起的。这种失效转化 为PN 结短路或金属与硅之间的短路 3.3 存储器的故障模型及验证方法 研究存储器的故障检测方法,必须先建立存储器的故障模型,而故障模型与所描述的缺陷在存储器电路中所属的模型有关,因此存储器故障检测的第一步是必须区分缺陷是处于阵列单元中,还是处于周边电路中。 3.3.1 存储器的主要故障模式 1)固定为1/0的硬失效或软失效。 2)开路或短路故障。 3)输入或输出漏电流超出规范要求。 4)地址译码器故障 5)多重写数,当向某存储单元写数时,该数据同时写入很多单元。 6)图形敏感性故障:在某些测试图形时,存储器不能可靠工作。 7)再生失效:在规定的最小再生周期内存储器存储数据失效。 8)满选择时间:比如在输出端容性负载所引起的选择时间变长。 9)写恢复:当写数后立即进行读操作,选择时间变长。 10)读出放大器恢复:当持续若干测试周期选择相同数据后,突然改变数据,读出放大器仍 然读出以前数据。 11)沉睡效应,当小于状态保持时间,存储器丢失信息。 上述11种故障类型中,除了第一种外,其余10种故障模式均是导致错误数据的失效模式。存储器的测试模式就是根据存储器的失效模式建立故障模型。 3.3.2 存储器的故障模型 1.基于固定单元的故障模型 定义: 使得存储单元恒定的存储1或0的功能性故障。可能是存储单元的电源、地、选择或存储晶体管的缺陷。 检测方法: 往每一个存储单元分别读取逻辑1和0,然后从每一个存储单元分别读取逻辑1和0,检测是否正确。 2.基于桥接缺陷的存储器测试故障模型 1)桥接故障 是最常见的存储器阵列故障之一。 2)桥接故障的验证与检验 3.就 4.k 5.