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AD0809应用原理--很全 面的资料.doc

AD0809应用原理--很全 面的资料.doc

上传者: Baby_girls_ 2017-10-19 评分 5 0 170 23 772 暂无简介 简介 举报

简介:本文档为《AD0809应用原理--很全 面的资料doc》,可适用于IT/计算机领域,主题内容包含AD应用原理很全面的资料标签,AD程序AD应用原理,,很全面的资料的芯片说明:ADC是带有位AD转换器、路多路开关以及微处理机兼容的控制逻辑的CMO符等。

AD应用原理很全面的资料标签,AD程序AD应用原理,,很全面的资料的芯片说明:ADC是带有位AD转换器、路多路开关以及微处理机兼容的控制逻辑的CMOS组件。它是逐次逼近式AD转换器,可以和单片机直接接口。ADC的内部逻辑结构由上图可知,ADC由一个路模拟开关、一个地址锁存不译码器、一个AD转换器和一个三态输出锁存器组成。多路开关可选通个模拟通道,允许路模拟量分时输入,共用AD转换器进行转换。三态输出锁器用于锁存AD转换完的数字量,当OE端为高电平时,才可以从三态输出锁存器取走转换完的数据。,引脚结构IN,IN:条模拟量输入通道ADC对输入模拟量要求:信号单极性,电压范围是,V,若信号太小,必须进行放大输入的模拟量在转换过程中应该保持不变,如若模拟量变化太快,则需在输入前增加采样保持电路。地址输入和控制线:条ALE为地址锁存允许输入线,高电平有效。当ALE线为高电平时,地址锁存不译码器将A,B,C三条地址线的地址信号进行锁存,经译码后被选中的通道的模拟量进转换器进行转换。A,B和C为地址输入线,用于选通IN,IN上的一路模拟量输入。通道选择表如下表所示。选择的CBA通道ININININININININ数字量输出及控制线:条ST为转换启劢信号。当ST上跳沿时,所有内部寄存器清零下跳沿时,开始进行AD转换在转换期间,ST应保持低电平。EOC为转换结束信号。当EOC为高电平时,表明转换结束否则,表明正在进行AD转换。OE为输出允许信号,用于控制三条输出锁存器向单片机输出转换得到的数据。OE,,输出转换得到的数据OE,,输出数据线呈高阻状态。D,D为数字量输出线。CLK为时钟输入信号线。因ADC的内部没有时钟电路,所需时钟信号必须由外界提供,通常使用频率为KHZ,VREF,VREF,为参考电压输入。,ADC应用说明,ADC内部带有输出锁存器,可以不ATS单片机直接相连。,初始化时,使ST和OE信号全为低电平。,送要转换的哪一通道的地址到A,B,C端口上。,在ST端给出一个至少有ns宽的正脉冲信号。,是否转换完毕,我们根据EOC信号来判断。,当EOC变为高电平时,这时给OE为高电平,转换的数据就输出给单片机了。,实验任务如下图所示,从ADC的通道IN输入,V之间的模拟量,通过ADC转换成数字量在数码管上以十进制形成显示出来。ADC的VREF接V电压。,电路原理图程序设计:,进行AD转换时,采用查询EOC的标志信号来检测AD转换是否完毕,若完毕则把数据通过P端口读入,经过数据处理之后在数码管上显示。,进行AD转换之前,要启劢转换的方法:ABC,选择第三通道ST,,ST,,ST,产生启劢转换的正脉冲信号关于的计算:ad是根据逐位逼近的方法产生数据的。。参考电压为V的话。以八位的转换精度每一位的电压值为()V设输入电压为X则:X*>=则AD=否则AD=。X*>=则AD=否则AD=。。。。X*>=则AD=否则AD=。指的次方。同理若参考电压为V()V精度自然高了。。可测量范围小了。汇编源程序:CHEQUHDPCNTEQUHDPBUFEQUHGDATAEQUHSTBITPOEBITPEOCBITPORGHLJMPSTARTORGBHLJMPTXORGHSTART:MOVCH,#BCHMOVDPCNT,#HMOVR,#DPCNTMOVR,#MOVA,#MOVR,#DPBUFLOP:MOVR,AINCRDJNZR,LOPMOVR,#HINCRMOVR,#HINCRMOVR,#HMOVTMOD,#HMOVTH,#()MOVTL,#()MODSETBTRSETBETSETBEAWT:CLRSTSETBSTCLRSTWAIT:JNBEOC,WAITSETBOEMOVGDATA,PCLROEMOVA,GDATAMOVB,#DIVABMOVH,AMOVA,BMOVB,#DIVABMOVH,AMOVH,BSJMPWTTX:NOPMOVTH,#()MOVTL,#()MODMOVDPTR,#DPCDMOVA,DPCNTADDA,#DPBUFMOVR,AMOVA,RMOVCA,ADPTRMOVP,AMOVDPTR,#DPBTMOVA,DPCNTMOVCA,ADPTRMOVP,AINCDPCNTMOVA,DPCNTCJNEA,#,NEXTMOVDPCNT,#HNEXT:RETIDPCD:DBFH,H,BH,FH,HDBDH,DH,H,FH,FH,HDPBT:DBFEH,FDH,FBH,FHDBEFH,DFH,BFH,FHENDC语言源程序#includeunsignedcharcodedispbitcode={xfe,xfd,xfb,xf,xef,xdf,xbf,xf}unsignedcharcodedispcode={xf,x,xb,xf,x,xd,xd,x,xf,xf,x}unsignedchardispbuf={,,,,,,,}unsignedchardispcountsbitST="P"^sbitOE="P"^sbitEOC="P"^unsignedcharchannel="xbc"INunsignedchargetdatavoidmain(void){TMOD=xTH=()TL=()TR=ET=EA=P=channelwhile(){ST=ST=ST=while(EOC==)OE=getdata=POE=dispbuf=getdatagetdata=getdatadispbuf=getdatadispbuf=getdata}}voidt(void)interruptusing{TH=()TL=()P=dispcodedispbufdispcountP=dispbitcodedispcountdispcountif(dispcount==){dispcount=}}FPGA实现的程序:verilogmoduleAD(clk,脉宽至少nsrstn,EOC,约us后EOC变为高电平转换结束START,启劢信号,上升沿有效至少nsOE,高电平打开三态缓冲器输出转换数据ALE,高电平有效,选择信道口ADDA,因为ADDB,ADDC都接地了,这里只有ADDA为变量DATA,转换数据DATAR)outputSTART,OE,ALE,ADDAinputEOC,clk,rstninput:DATAoutput:DATARregSTART,OE,ALE,ADDAreg:DATARreg:CS,NSparameterIDLE=''b,STARTH=''b,STARTL=''b,CHECKEND=''b,GETDATA=''balways(*)case(CS)IDLE:NS=STARTHSTARTH:NS=STARTLSTARTL:NS=CHECKENDCHECKEND:if(EOC)NS=GETDATAelseNS=CHECKENDGETDATA:NS=IDLEdefault:NS=IDLEendcasealways(posedgeclk)if(!rstn)CS<=IDLEelseCS<=NSalways(posedgeclk)case(NS)IDLE:beginOE<=START<=ALE<=ADDA<=endSTARTH:beginOE<=START<=产生启劢信号ALE<=ADDA<=选择信道口INendSTARTL:beginOE<=START<=ALE<=启劢信号脉宽要足够长,在启劢的时候ALE要一直有效endCHECKEND:beginOE<=START<=ALE<=endGETDATA:beginOE<=高电平打开三态缓冲器输出转换数据DATAR<=DATA提取转换数据START<=ALE<=enddefault:beginOE<=START<=ALE<=ADDA<=endendcaseendmoduleFPGA实现的程序:VHDLLIBRARYIEEEUSEIEEESTDLOGICALLUSEIEEESTDLOGICUNSIGNEDALLENTITYADISPORT(D:INSTDLOGICVECTOR(DOWNTO)CLK,EOC:INSTDLOGICCLOCK:INSTDLOGICALE,START,OE,LOCK:OUTSTDLOGICDOUT:OUTSTDLOGICVECTOR(DOWNTO)SEL:OUTSTDLOGICVECTOR(DOWNTO))ENDADARCHITECTUREbehavOFADISTYPEstatesIS(st,st,st,st,st)SIGNALcurrentstate,nextstate:states:=stSIGNALREGL:STDLOGICVECTOR(DOWNTO)SIGNALLOCK:STDLOGICSIGNALCNT:STDLOGICVECTOR(DOWNTO)SIGNALA:INTEGERRANGETOSIGNALLOWDATA:STDLOGICVECTOR(DOWNTO)SIGNALHIGHDATA:STDLOGICVECTOR(DOWNTO)SIGNALLOWLEDS:STDLOGICVECTOR(DOWNTO)SIGNALHIGHLEDS:STDLOGICVECTOR(DOWNTO)BEGINLOCK<=LOCKPROCESS(REGL)BEGINLOWDATA<=REGL(DOWNTO)HIGHDATA<=REGL(DOWNTO)CASELOWDATAISWHEN""=>LOWLEDS<=""WHEN""=>LOWLEDS<=""WHEN""=>LOWLEDS<=""WHEN""=>LOWLEDS<=""WHEN""=>LOWLEDS<=""WHEN""=>LOWLEDS<=""WHEN""=>LOWLEDS<=""WHEN""=>LOWLEDS<=""WHEN""=>LOWLEDS<=""WHEN""=>LOWLEDS<=""WHEN""=>LOWLEDS<=""WHEN""=>LOWLEDS<=""WHEN""=>LOWLEDS<=""WHEN""=>LOWLEDS<=""WHEN""=>LOWLEDS<=""WHEN""=>LOWLEDS<=""WHENOTHERS=>CASEHIGHDATAISENDCASEWHEN""=>HIGHLEDS<=""WHEN""=>HIGHLEDS<=""WHEN""=>HIGHLEDS<=""WHEN""=>HIGHLEDS<=""WHEN""=>HIGHLEDS<=""WHEN""=>HIGHLEDS<=""WHEN""=>HIGHLEDS<=""WHEN""=>HIGHLEDS<=""WHEN""=>HIGHLEDS<=""WHEN""=>HIGHLEDS<=""WHEN""=>HIGHLEDS<=""WHEN""=>HIGHLEDS<=""WHEN""=>HIGHLEDS<=""WHEN""=>HIGHLEDS<=""WHEN""=>HIGHLEDS<=""WHEN""=>HIGHLEDS<=""WHENOTHERS=>ENDCASEENDPROCESSPROCESS(CLOCK)BEGINIFCLOCK'EVENTANDCLOCK=''THENCNT<=CNTENDIFENDPROCESSPROCESS(CNT)BEGINCASECNTISWHEN""=>SEL<=""A<=WHEN""=>SEL<=""A<=WHENOTHERS=>ENDCASEENDPROCESSPROCESS(A)BEGINCASEAISWHEN=>DOUT<=LOWLEDSWHEN=>DOUT<=HIGHLEDSWHENOTHERS=>ENDCASEENDPROCESSCOM:PROCESS(currentstate,EOC)BEGINCASEcurrentstateISWHENst=>ALE<=''START<=''LOCK<=''OE<=''nextstate<=stWHENst=>ALE<=''START<=''LOCK<=''OE<=''nextstate<=stWHENst=>ALE<=''START<=''LOCK<=''OE<=''IF(EOC='')THENnextstate<=stELSEnextstate<=stENDIFWHENst=>ALE<=''START<=''LOCK<=''OE<=''nextstate<=stWHENst=>ALE<=''START<=''LOCK<=''OE<=''nextstate<=stWHENOTHERS=>nextstate<=stENDCASEENDPROCESSCOMREG:PROCESS(CLK)BEGINIF(CLK'EVENTANDCLK='')THENcurrentstate<=nextstateENDIFENDPROCESSREGLATCH:PROCESS(LOCK)BEGINIFLOCK=''ANDLOCK'EVENTTHENREGL<=DENDIFENDPROCESSLATCHENDbehav

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