成绩：实验报告课程名称：Verilog数字系统设计实验实验工程：全加器与比拟器的设计姓名：专业：计算机科学与技术班级：学号：计算机科学与技术学院实验教学中心实验工程名称：全加器与比拟器的设计一、实验目的1．学习用VerilogHDL语言描述组合逻辑电路。2．学会QuartusII利用仿真与下载调试的程序方法。二、实验
内容
财务内部控制制度的内容财务内部控制制度的内容人员招聘与配置的内容项目成本控制的内容消防安全演练内容
利用VerilogHDL语言设计四位全加器和比拟器。三、实验用设备仪器及
材料
关于××同志的政审材料调查表环保先进个人材料国家普通话测试材料农民专业合作社注销四查四问剖析材料
硬件：计算机软件：QuartusII软件四、实验原理及接线1.数值比拟器用途是比拟两个二进制数的大小。一位数值比拟器：比拟输入的两个1位二进制数A、B的大小。多位数值比拟器：比拟输入的两个位二进制数A、B的大小，比拟时需从高位到低位逐位比拟。比拟器功能框图：COMP4A3A2GA1A0SB3B2EB1B0下
表
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是一位数值比拟器的真值表。表1-1比拟器真值表输入输出ABG(大于)E〔等于〕S〔小于〕0001001001101002.全加器：全加器是实现两个一位二进制数及低位来的进位数相加〔即将三个二进制数相加〕，求得和数及向高位进位的逻辑电路。所以全加器有三个输入端〔Ai，Bi，Ci-1〕和两个输出端Si，Ci+1。真值表如下：输入输出AiBiCi-1SiCi0000000110010100110110010101011100111111五、实验程序代码及仿真1、比拟器代码modulebijiaoqi(a,b,l,g,e,ledcom);input[3:0]a,b;outputl,g,e;outputledcom;regl,g,e;always@(a,b)beging=a>b?1:0;l=a
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