半导体结构及其形成方法

(19)中华人民共和国国家知识产权局(12)发明专利申请(10)申请公布号CN112447742A(43)申请公布日2021.03.05(21)申请号201910817749.8(22)申请日2019.08.30(71)申请人中芯国际集成电路制造（上海）有限公司地址201203上海市浦东新区中国（上海）自由贸易试验区张江路18号申请人中芯国际集成电路制造（北京）有限公司(72)发明人韩亮　王海英　(74)专利代理机构上海知锦知识产权代理事务所(特殊普通合伙)31327代理人吴凡(51)Int.Cl.H01L27/11524(2017.01)权利要求书2页说明书11页附图8页(54)发明名称半导体结构及其形成方法(57)摘要一种半导体结构及其形成方法，形成方法包括：提供衬底，所述衬底上形成有分立的第一栅极叠层结构；在第一栅极叠层结构露出的衬底上形成覆盖所述第一栅极叠层结构部分侧壁的单元介质层，第一栅极叠层结构和单元介质层围成单元凹槽；在单元凹槽的侧壁上形成隔离侧墙层，隔离侧墙层与单元介质层接触；形成保形覆盖隔离侧墙层、第一栅极叠层结构以及单元介质层的金属层；对金属层进行退火处理，形成金属硅化物层。本发明通过隔离侧墙层将金属层与单元凹槽底部拐角处的第一栅极叠层结构相隔离，避免在单元凹槽的底部拐角处形成金属硅化物层，使得金属硅化物层不易出现突出尖角，从而使得单元存储器区的击穿电压提高，进而优化了半导体结构的电学性能。CN112447742ACN112447742A权　利　要　求　书1/2页1.一种半导体结构的形成方法，其特征在于，包括：提供衬底，所述衬底包括单元存储器区，所述单元存储器区的所述衬底上形成有多个分立的第一栅极叠层结构；在所述第一栅极叠层结构露出的所述衬底上形成单元介质层，所述单元介质层露出所述第一栅极叠层结构的部分侧壁，所述第一栅极叠层结构和所述单元介质层围成单元凹槽；在所述单元凹槽的侧壁上形成隔离侧墙层，所述隔离侧墙层的底部与所述单元介质层接触，且所述隔离侧墙层的顶部低于所述第一栅极叠层结构的顶部；形成保形覆盖所述隔离侧墙层、第一栅极叠层结构以及单元介质层的金属层；对所述金属层进行退火处理，形成金属硅化物层。2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述衬底还包括外围区，所述外围区的所述衬底上形成有分立的第二栅极叠层结构；在所述第一栅极叠层结构露出的所述衬底上形成单元介质层的步骤中，所述单元介质层还形成在所述第二栅极叠层结构的侧壁上，所述第二栅极叠层结构侧壁上的所述单元介质层作为侧墙，所述侧墙露出所述第二栅极叠层结构的部分侧壁；在所述单元凹槽的侧壁上形成隔离侧墙层的步骤中，所述隔离侧墙层还形成在所述侧墙露出的所述第二栅极叠层结构的部分侧壁上，所述隔离侧墙层的底部与所述侧墙接触；形成所述金属层的步骤中，所述金属层还保形覆盖在所述第二栅极叠层结构以及侧墙上。3.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述隔离侧墙层的步骤包括：形成保形覆盖所述单元介质层和第一栅极叠层结构的隔离侧墙材料层；采用各向异性刻蚀工艺，去除所述单元介质层上、所述第一栅极叠层结构的顶部和部分侧壁上的所述隔离侧墙材料层，位于所述单元凹槽侧壁上的剩余所述隔离侧墙材料层作为所述隔离侧墙层。4.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述隔离侧墙层的步骤包括：形成保形覆盖所述单元介质层和第一栅极叠层结构的隔离侧墙材料层；形成所述隔离侧墙材料层后，形成覆盖所述第一栅极叠层结构部分侧壁的保护层；去除所述保护层露出的所述隔离侧墙材料层；去除所述保护层露出的所述隔离侧墙材料层后，去除所述保护层；去除所述保护层后，采用各向异性刻蚀工艺，去除所述单元介质层上的所述隔离侧墙材料层，位于所述单元凹槽侧壁上的剩余的所述隔离侧墙材料层作为所述隔离侧墙层。5.如权利要求3或4所述的半导体结构的形成方法，其特征在于，采用原子层沉积工艺、高温氧化法、低压化学气相沉积工艺或低压炉管工艺形成所述隔离侧墙材料层。6.如权利要求3或4所述的半导体结构的形成方法，其特征在于，所述各向异性刻蚀工艺为干法刻蚀工艺。7.如权利要求4所述的半导体结构的形成方法，其特征在于，采用各向同性刻蚀工艺去除所述保护层露出的所述隔离侧墙材料层。2CN112447742A权　利　要　求　书2/2页8.如权利要求4所述的半导体结构的形成方法，其特征在于，所述保护层的材料为BARC材料、ODL材料、DARC材料、DUO材料或APF材料。9.如权利要求1或2所述的半导体结构的形成方法，其特征在于，以垂直于所述隔离侧墙层的延伸方向的方向为横向，所述隔离侧墙层在所述单元介质层上的投影的横向尺寸为3纳米至5纳米。10.如权利要求1或2所述的半导体结构的形成方法，其特征在于，所述隔离侧墙层的高度为20纳米至30纳米。11.如权利要求1或2所述的半导体结构的形成方法，其特征在于，所述隔离侧墙层的材料包括氧化硅、氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、四乙基原硅酸盐、氮化硼硅和氮化硼碳硅中的一种或多种。12.如权利要求1或2所述的半导体结构的形成方法，其特征在于，采用物理气相沉积工艺或者原子层沉积工艺形成所述金属层。13.一种半导体结构，其特征在于，包括：衬底，所述衬底包括单元存储器区；第一栅极叠层结构，位于所述单元存储器区上的所述衬底上；单元介质层，位于所述第一栅极叠层结构露出的所述衬底上，所述单元介质层覆盖所述第一栅极叠层结构的部分侧壁，所述单元介质层和第一栅极叠层结构围成单元凹槽；隔离侧墙层，位于所述单元凹槽的侧壁上，所述隔离侧墙层的底部与所述单元介质层接触，且所述隔离侧墙层的顶部低于所述第一栅极叠层结构的顶部；金属层，保形覆盖在所述第一栅极叠层结构、隔离侧墙层以及单元介质层上，所述金属层用于形成金属硅化物层。14.如权利要求13所述的半导体结构，其特征在于，所述衬底还包括外围区；所述半导体结构还包括：第二栅极叠层结构，位于所述外围区的所述衬底上；所述单元介质层还位于所述第二栅极叠层结构的侧壁上，所述第二栅极叠层结构侧壁上的所述单元介质层作为侧墙，所述侧墙露出所述第二栅极叠层结构的部分侧壁；所述隔离侧墙层还位于所述侧墙露出的所述第二栅极叠层结构的部分侧壁上；所述金属层还保形覆盖在所述第二栅极叠层结构以及所述第二栅极叠层结构侧壁上的所述隔离侧墙层和侧墙上。15.如权利要求13或14所述的半导体结构，其特征在于，所述隔离侧墙层的材料为氧化硅、氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。16.如权利要求13或14所述的半导体结构，其特征在于，以垂直于所述隔离侧墙层的延伸方向的方向为横向，所述隔离侧墙层在所述单元介质层上的投影的横向尺寸为3纳米至5纳米。17.如权利要求13或14所述的半导体结构，其特征在于，所述隔离侧墙层的高度为20纳米至30纳米。3CN112447742A说　明　书1/11页半导体结构及其形成方法技术领域[0001]本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。背景技术[0002]目前，快闪存储器(Flash)，又称为闪存，已经成为非挥发性存储器(Non-volatileMemory，NVM)的主流。根据结构不同，闪存可分为或非闪存(Nor Flash)和与非闪存(NANDFlash)两种。闪存的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。[0003]由于NAND闪存器件具有较高的单元密度、较高的存储密度、较快的写入和擦除速度等优势，逐渐成为了快闪存储器中较为普遍使用的一种结构，目前主要用于数码相机等的闪存卡和MP3播放机中。发明内容[0004]本发明实施例解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的电学性能。[0005]为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括单元存储器区，所述单元存储器区的所述衬底上形成有多个分立的第一栅极叠层结构；在所述第一栅极叠层结构露出的所述衬底上形成单元介质层，所述单元介质层露出所述第一栅极叠层结构的部分侧壁，所述第一栅极叠层结构和所述单元介质层围成单元凹槽；在所述单元凹槽的侧壁上形成隔离侧墙层，所述隔离侧墙层的底部与所述单元介质层接触，且所述隔离侧墙层的顶部低于所述第一栅极叠层结构的顶部；形成保形覆盖所述隔离侧墙层、第一栅极叠层结构以及单元介质层的金属层；对所述金属层进行退火处理，形成金属硅化物层。[0006]相应的，本发明实施例还提供一种半导体结构，包括：衬底，所述衬底包括单元存储器区；第一栅极叠层结构，位于所述单元存储器区上的所述衬底上；单元介质层，位于所述第一栅极叠层结构露出的所述衬底上，所述单元介质层覆盖所述第一栅极叠层结构的部分侧壁，所述单元介质层和第一栅极叠层结构围成单元凹槽；隔离侧墙层，位于所述单元凹槽的侧壁上，所述隔离侧墙层的底部与所述单元介质层接触，且所述隔离侧墙层的顶部低于所述第一栅极叠层结构的顶部；金属层，保形覆盖在所述第一栅极叠层结构、隔离侧墙层以及单元介质层上，所述金属层用于形成金属硅化物层。[0007]与现有技术相比，本发明实施例的技术 方案 气瓶 现场处置方案 .pdf气瓶 现场处置方案 .doc见习基地管理方案.doc关于群访事件的化解方案建筑工地扬尘治理专项方案下载 具有以下优点：[0008]本发明实施例通过在单元凹槽的侧壁上形成隔离侧墙层，将金属层与单元凹槽底部拐角处的第一栅极叠层结构相隔离，使得在对所述金属层进行退火处理以形成金属硅化物层的过程中，所述单元凹槽的底部拐角处的第一栅极叠层结构侧壁上不易形成金属硅化物层，从而避免在所述单元凹槽的底部拐角处形成金属硅化物层，相应的，所述金属硅化物4CN112447742A说　明　书2/11页层不易出现突出尖角，进而有利于提高所述单元存储器区的击穿电压，使得半导体结构的电学性能得到提高。附图说明[0009]图1和图2是一种半导体结构的形成过程的结构示意图；[0010]图3是图2所示结构对应的电镜图；[0011]图4至图10是本发明实施例半导体结构的形成方法第一实施例中各步骤对应的结构示意图；[0012]图11至图20是本发明实施例半导体结构的形成方法第二实施例中各步骤对应的结构示意图。具体实施方式[0013]目前NAND闪存器件的性能仍有待提高。现结合一种半导体结构的形成过程分析器件性能不佳的原因。[0014]图1和图2，示出了一种半导体结构的形成过程的结构示意图；图3是图2所示结构对应的电镜图。[0015]如图1所示，提供衬底1，衬底1包括单元存储器区(未标示)，单元存储器区的衬底1上形成有多个分立的栅极叠层结构2，其中，栅极叠层结构2包括：隧穿氧化层21、位于隧穿氧化层21上的浮置栅极22、位于浮置栅极22上的栅间介电层23以及位于栅间介电层23上的控制栅极24；在栅极叠层结构2露出的衬底1上形成介质层3，介质层3覆盖控制栅极24的部分侧壁；形成保形覆盖介质层3以及栅极叠层结构2的金属层4。[0016]如图2和图3所示，其中，图3是图2所示结构对应的电镜图，对金属层4进行硅化物处理，形成金属硅化物层5。[0017]金属层4保形覆盖在介质层3以及栅极叠层结构2上，金属层4通常采用物理气相沉积(Physical Vapor Deposition，PVD)或原子层沉积工艺(Atomic layer deposition，ALD)形成，介质层3上的金属层4的厚度易大于栅极叠层结构2侧壁上的金属层4的厚度，因此，对金属层4进行硅化物处理形成金属硅化物层5后，介质层3和控制栅极24的拐角处的金属硅化物处5中易出现突出的尖角6(如图2所示)，也就是图3中区域A所示，尖角6易降低单元存储器区的击穿电压，导致半导体结构的电学性能不佳。[0018]为了解决技术问题，本发明实施例通过在单元凹槽的侧壁上形成隔离侧墙层，将金属层与单元凹槽底部拐角处的第一栅极叠层结构相隔离，使得在对所述金属层进行退火处理以形成金属硅化物层的过程中，所述单元凹槽的底部拐角处的第一栅极叠层结构侧壁上不易形成金属硅化物层，从而避免在所述单元凹槽的底部拐角处形成金属硅化物层，相应的，所述金属硅化物层不易出现突出尖角，进而有利于提高所述单元存储器区的击穿电压，使得半导体结构的电学性能得到提高。[0019]为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明实施例的具体实施例做详细的说明。[0020]图4至图10是本发明实施例半导体结构的形成方法第一实施例中各步骤对应的结构示意图。5CN112447742A说　明　书3/11页[0021]参考图4，提供衬底200，衬底200包括单元存储器区I，单元存储器区I的衬底200上形成有多个分立的第一栅极叠层结构250。[0022]衬底200为后续形成快闪存储器提供工艺平台。具体地，衬底200用于形成与非闪存(NAND Flash)器件。[0023]本实施例中，衬底200为硅衬底。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。[0024]本实施例中，第一栅极叠层结构250包括第一栅绝缘层210、位于第一栅绝缘层210上的浮置栅层(Floating Gate，FG)220、以及位于浮置栅层220上的第一栅介质层230以及位于第一栅介质层230上的控制栅层(Control Gate，CG)240。[0025]本实施例中，第一栅绝缘层210为NAND闪存器件的隧穿氧化层(Tunnel oxide)，第一栅绝缘层210的材料为氧化硅；浮置栅层220用于在形成NAND闪存器的过程中起到存储电子的作用，从而使NAND闪存器起到数据存储的功能，浮置栅层220的材料为多晶硅；第一栅介质层230用于作为浮置栅层220和控制栅层240之间的绝缘层；控制栅层240用于作为NAND存储器的字线的一部分，控制栅极240的材料为多晶硅。[0026]参考图5和图6，在第一栅极叠层结构250露出的衬底200上形成单元介质层201(如图6所示)，单元介质层201露出第一栅极叠层结构250的部分侧壁，第一栅极叠层结构250和单元介质层201围成单元凹槽202(如图6所示)。[0027]单元介质层201覆盖第一栅极叠层结构250的部分侧壁，用于电隔离相邻第一栅极叠层结构250。单元介质层201还用于确定单元凹槽202的位置，为后续在单元凹槽202的侧壁上形成隔离侧墙层做准备。[0028]具体的，单元介质层201覆盖控制栅层240的部分侧壁。[0029]本实施例中，单元介质层201的材料包括氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，单元介质层201的材料包括氧化硅。[0030]形成单元介质层201的步骤包括：形成覆盖第一栅极叠层结构250和衬底200的单元介质材料层204；去除高于第一栅极叠层结构250的单元介质材料层204；去除高于第一栅极叠层结构250的单元介质材料层204后，回刻蚀部分厚度的单元介质材料层204，位于第一栅极叠层结构250露出的衬底200上的剩余的单元介质材料层204作为单元介质层201。[0031]本实施例中，采用低压炉管工艺形成单元介质材料层204。低压炉管工艺中，工艺温度和压力较低，从而有利于减小热预算(Thermal Budget)，而且低压炉管工艺具有优良的台阶性能，从而形成质量较高、均一性较好且平整性较好的氧化硅。在其他实施例中，还可以采用原子层沉积工艺。[0032]本实施例中，采用无掩膜刻蚀工艺去除高于第一栅极叠层结构250的单元介质材料层204，无掩膜刻蚀工艺的步骤中不需要用到光罩(mask)，降低了工艺成本。[0033]本实施例中，继续采用无掩膜干法刻蚀工艺回刻蚀部分厚度的单元介质材料层204。回刻蚀部分厚度的单元介质材料层204的步骤不需要用到光罩(mask)，降低了工艺成本。且采用干法刻蚀工艺，有利于精确控制单元介质材料层204的去除厚度。[0034]参考图7和图8，在单元凹槽202的侧壁上形成隔离侧墙层208(如图8所示)，隔离侧墙层208的底部与单元介质层201接触，且隔离侧墙层208的顶部低于第一栅极叠层结构2506CN112447742A说　明　书4/11页的顶部。[0035]后续形成保形覆盖隔离侧墙层208、第一栅极叠层结构250以及单元介质层201的金属层。本发明实施例中，通过隔离侧墙层208，将金属层与单元凹槽202底部拐角处的第一栅极叠层结构250相隔离，使得后续在对金属层进行处理以形成金属硅化物层的过程中，金属硅化物层不易形成在单元凹槽底部拐角处的第一栅极叠层结构250的侧壁上，从而避免在第一栅极叠层结构250和单元介质层201的拐角处形成金属硅化物层，相应的，金属硅化物层不易出现突出尖角，进而有利于提高单元存储器区I的击穿电压，使得半导体结构的电学性能得到提高。[0036]本实施例中，隔离侧墙层208的材料为介电材料。[0037]具体的，隔离侧墙层208的材料包括氧化硅、氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、四乙基原硅酸盐、氮化硼硅和氮化硼碳硅中的一种或多种。本实施例中，隔离侧墙层208的材料包括氧化硅。[0038]具体的，形成隔离侧墙层208的步骤包括：[0039]如图7所示，形成保形覆盖单元介质层201和第一栅极叠层结构250的隔离侧墙材料层209。[0040]第一栅极叠层结构250侧壁上的隔离侧墙材料层209用于为后续形成隔离侧墙层做准备。[0041]本实施例中，采用低压炉管工艺形成隔离侧墙材料层209，隔离侧墙材料层209的材料为氧化硅。在低压炉管工艺制程中，工艺温度和压强较低，从而有利于减小热预算(Thermal Budget)，而且低压炉管工艺具有优良的台阶性能，从而形成质量较高、均一性较好且平整性较好的氧化硅。其他实施例中，还可以采用原子层沉积工艺、低压化学气相沉积工艺(Chemical Vapor Deposition，LP-CVD)或高温氧化法形成隔离侧墙材料层。[0042]如图8所示，采用各向异性刻蚀工艺，去除单元介质层201上、第一栅极叠层结构250的顶部和部分侧壁上的隔离侧墙材料层209，位于单元凹槽202侧壁上的剩余隔离侧墙材料层209作为隔离侧墙层208。[0043]本实施例中，各向异性刻蚀工艺为干法刻蚀工艺。干法刻蚀工艺具有各向异性刻蚀的特性，具有较好的刻蚀剖面控制性，在去除单元介质层201上以及第一栅极叠层结构250顶部的隔离侧墙材料层209的过程中，对第一栅极叠层结构250侧壁上的隔离侧墙材料层209的刻蚀量较小，从而能够去除第一栅极叠层结构250的部分侧壁上的隔离侧墙材料层209。[0044]其中，通过合理控制刻蚀时间，易于去除第一栅极叠层结构250的部分侧壁上的隔离侧墙材料层209。[0045]具体的，采用无掩膜干法刻蚀工艺，去除单元介质层201上、第一栅极叠层结构250顶部和部分侧壁上的隔离侧墙材料层209。无掩膜干法刻蚀工艺不需要用到光罩(mask)，降低了工艺成本。[0046]需要说明的是，在单元存储器区I中，以垂直于隔离侧墙层208的延伸方向的方向为横向，隔离侧墙层208在单元介质层201上的投影的横向尺寸不宜过大也不宜过小。若横向尺寸过大，在去除第一栅极叠层结构250顶部的隔离侧墙材料层209的过程中易损伤控制栅层240，从而导致半导体结构的电学性能不佳。若横向尺寸过小，隔离侧墙层208不能很好7CN112447742A说　明　书5/11页的将后续形成的金属层与单元凹槽202底部拐角处的第一栅极叠层结构250相隔离，导致后续在拐角处形成的金属硅化物层易出现突出尖角，从而导致单元存储器区I的击穿电压较低，进而导致半导体结构的电学性能不佳。本实施例中，隔离侧墙层208在单元介质层201上的投影的横向尺寸为3纳米至5纳米。[0047]需要说明的是，隔离侧墙层208不宜过高也不宜过低。后续形成覆盖第一栅极叠层结构250的金属层后，对金属层进行退火处理，覆盖在隔离侧墙层208侧壁上的金属层不会与第一栅极叠层结构250反应形成金属硅化物，若隔离侧墙层208过高，易导致过多的金属层形成在隔离侧墙层208上，从而导致形成的金属硅化物层的厚度过小，进而半导体结构的电阻较大，相应导致半导体结构的电学性能不佳。若隔离侧墙层208过低，隔离侧墙层208不能很好的将后续形成的金属层与单元凹槽202底部拐角处的第一栅极叠层结构250相隔离，容易因在拐角处形成金属硅化物层而出现突出尖角，从而导致单元存储器区I的击穿电压较低，进而导致半导体结构的电学性能不佳。本实施例中，隔离侧墙层208的高度为20纳米至30纳米。[0048]参考图9，形成保形覆盖隔离侧墙层208、第一栅极叠层结构250以及单元介质层201的金属层213。[0049]在后续的退火过程中，金属层213与第一栅极叠层结构250发生反应而形成金属硅化物层。[0050]本实施例中，金属层213的材料为镍、钛和钴中的一种或多种。[0051]本实施例中，采用原子层沉积工艺形成金属层213。原子层沉积工艺的间隙填充性能和阶梯覆盖性好，提高了金属层213的保形覆盖能力。在其他实施例中，还可以采用其他沉积工艺形成金属层，例如物理气相沉积工艺等。[0052]参考图10，对金属层213(如图9所示)进行退火处理，形成金属硅化物层214。[0053]形成金属硅化物层214后，第一栅极叠层结构250中剩余的控制栅层240和金属硅化物层214用于作为NAND闪存器件的字线。[0054]其中，通过金属硅化物层214，以降低NAND闪存器件的栅电阻，从而提高NAND闪存器件的编程操作能力和效率，提高NAND闪存器件的重复读写能力，并能改善RC(Resistance Capacitance)延迟，提高NAND闪存器件的性能。[0055]具体地，退火处理使金属层213与被其覆盖的控制栅层240相互反应，将露出的控制栅层240的材料转变为金属硅化物层214的材料。[0056]半导体结构的形成方法还包括：形成金属硅化物层214后，去除未反应的剩余金属层213。[0057]本实施例中，金属层213的材料为镍、钛和钴中的一种或多种，相应的，金属硅化物层214的材料为镍硅化合物层、钛硅化合物层和钴硅化合物层中的一种或多种。[0058]需要说明的是，隔离侧墙层208为介电材料，因此隔离侧墙层208可以不用去除，简化了半导体结构的形成工艺。[0059]图11至图20是本发明实施例半导体结构的形成方法第二实施例中各步骤对应的结构示意图。[0060]本发明实施例与前一实施例的相同之处在此不再赘述，本发明与前一实施例的不同之处在于，隔离侧墙层的形成方法不同。8CN112447742A说　明　书6/11页[0061]参考图11，提供衬底100，衬底100包括单元存储器区I，单元存储器区I的衬底100上形成有多个分立的第一栅极叠层结构150。[0062]本实施例中，衬底100的材料与前述实施相同，在此不再赘述。[0063]本实施例中，第一栅极叠层结构150包括第一栅绝缘层110、位于第一栅绝缘层110上的浮置栅层120、位于浮置栅层120上的第一栅介质层130以及位于第一栅介质层130上的控制栅层140。第一栅绝缘层110、浮置栅层120、第一栅介质层130和控制栅层140的相关描述参照前述实施，在此不再赘述。[0064]需要说明的是，衬底100还包括外围区II，外围区II的衬底100上形成有分立的第二栅极叠层结构151。具体的，第二栅极叠层结构151包括位于衬底100上的选择栅极(Select Gate，SG)。[0065]通过选择栅极，在NAND闪存器件的擦除操作过程中，能够有效避免NAND闪存器件出现过擦除(Over-Erase)的问题，从而避免数据的误判。[0066]为此，本实施例中，第二栅极叠层结构151包括位于衬底100上的第二栅绝缘层111、位于第二栅绝缘层111上的底部多晶硅层121、位于底部多晶硅层121上的第二栅介质层131、以及位于第二栅介质层131上的顶部多晶硅层141；其中，第二栅介质层131内具有露出部分底部多晶硅层121的开口，顶部多晶硅141位于开口内，顶部多晶硅层141通过开口与底部多晶硅层121相接触，顶部多晶硅层141、第二栅介质层131和底部多晶硅层121用于构成选择栅极。[0067]需要说明的是，为了减少工艺步骤、缩减制造时间、节约成本，第一栅极叠层结构150和第二栅极叠层结构151在同一工艺步骤中形成。[0068]需要说明的是，本实施例中，以单元存储器区I和外围区II为相邻区域为例进行说明。在其他实施例中，单元存储器区和外围区还可以相隔离。[0069]参考图12至图14，在第一栅极叠层结构150露出的衬底100上形成单元介质层101(如图14所示)，单元介质层101露出第一栅极叠层结构150的部分侧壁，第一栅极叠层结构150和单元介质层101围成单元凹槽102(如图14所示)。[0070]本实施例中，在第一栅极叠层结构150露出的衬底100上形成单元介质层101的过程中，单元介质层101还形成在第二栅极叠层结构151的侧壁上，第二栅极叠层结构151侧壁上的单元介质层101作为侧墙103(如图14所示)，侧墙103露出第二栅极叠层结构151的部分侧壁。[0071]形成单元介质层101和侧墙103的步骤包括：[0072]参考图12，形成单元介质材料层104，所述单元介质材料层104覆盖第一栅极叠层结构150、第二栅极叠层结构151以及第一栅极叠层结构150和第二栅极叠层结构151露出的衬底100；去除高于第一栅极叠层结构150和第二栅极叠层结构151顶部的单元介质材料层104，以及外围区II中衬底100上的单元介质材料层104。[0073]结合参考图13和图14，回刻蚀部分厚度的单元介质材料层104(如图12所示)，形成单元介质层101，单元介质层101露出第一栅极叠层结构150和第二栅极叠层结构151的部分侧壁，其中，位于第二栅极叠层结构151侧壁上的单元介质层101作为侧墙103。[0074]如图13所示，半导体结构的形成方法还包括：在去除外围区II中衬底100上的单元介质材料层104后，回刻蚀部分厚度的单元介质材料层104前，形成覆盖单元存储器区I和外9CN112447742A说　明　书7/11页围区II的外围介质材料层105；采用平坦化工艺去除高于第二栅极叠层结构151的外围介质材料层105。[0075]外围介质材料层105用于为后续形成外围介质层做准备。[0076]外围介质材料层105的材料为介电材料。外围介质材料层105的致密度小于单元介质层101的致密度。本实施例中，外围介质材料层105的材料为氧化硅。其他实施例中，外围介质材料层105的材料还可以为硼磷硅玻璃(boro phospho silicate glass，BPSG)或磷硅玻璃(PSG)。[0077]相应的，采用高深宽比填充工艺(High Aspect Ratio Process，HARP)形成外围介质材料层105。流动性化学气相沉积工艺具有良好的填充能力，第二栅极叠层结构151与衬底100围成的空间的深宽比较大，流动性化学气相沉积工艺适用于填充高深宽比的空间，有利于降低外围介质材料层105内形成空洞等缺陷的概率，相应有利于提高外围介质层的成膜质量。其他实施例中，还可以采用采用流动性化学气相沉积(Flowable Chemical Vapor Deposition，FCVD)或高密度等离子化学气相沉积工艺(HDPCVD)形成外围介质材料层105。[0078]本实施例中，平坦化工艺为化学机械研磨(chemical mechanical planarization，CMP)工艺。化学机械研磨工艺是一种全局 表 关于同志近三年现实表现材料材料类招标技术评分表图表与交易pdf视力表打印pdf用图表说话 pdf 面平坦化技术，可精确并均匀地去除第二栅极叠层结构151上的外围介质材料层105。[0079]相应的，如图14所示，回刻蚀部分厚度的单元介质材料层104(如图13所示)的过程中，还回刻蚀部分厚度的外围介质材料层105，形成外围介质层106。[0080]外围介质层106用于电隔离第二栅极叠层结构151。[0081]继续参考图13，需要说明的是，在去除外围区II中衬底100上的单元介质材料层104后，形成外围介质材料层105前，还包括：形成抗刻蚀层107，所述抗刻蚀层107保形覆盖单元介质材料层104、第一栅极叠层结构150、第二栅极叠层结构151以及侧墙103露出的衬底100。[0082]抗刻蚀层107在后续形成接触孔的过程中用于定义刻蚀停止的位置，从而降低各区域出现刻蚀不足或过刻蚀的问题的概率；此外，在采用平坦化工艺去除高于第二栅极叠层结构151上的外围介质材料层105的过程中，抗刻蚀层107用于定义平坦化工艺的停止位置。[0083]本实施例中，抗刻蚀层107的材料包括氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。本实施例中，抗刻蚀层107的材料为氮化硅。[0084]本实施例中，抗刻蚀层107还覆盖在第二栅极叠层结构151侧壁上的单元介质材料层104上。[0085]本实施例中，采用原子层沉积工艺形成抗刻蚀层107。原子层沉积工艺包括进行多次的原子层沉积循环，以形成所需厚度的抗刻蚀层107。在其他实施例中，还可以采用其他沉积工艺形成抗刻蚀层，例如化学气相沉积工艺等。[0086]需要说明的是，如图14所示，在回刻蚀部分厚度的单元介质材料层104(如图13所示)的过程中，还回刻蚀抗刻蚀层107。[0087]参考图15至图18，在单元凹槽102的侧壁上形成隔离侧墙层108(如图18所示)，隔离侧墙层108的底部与单元介质层101接触，且隔离侧墙层108的顶部低于第一栅极叠层结构150的顶部。10CN112447742A说　明　书8/11页[0088]本实施例中，在单元凹槽102的侧壁上形成隔离侧墙层108的步骤中，隔离侧墙层108还形成在侧墙103露出的第二栅极叠层结构151的部分侧壁上，隔离侧墙层108的底部与侧墙103接触，且隔离侧墙层108的顶部低于第二栅极叠层结构151的顶部。[0089]外围区II中的隔离侧墙层108用于使后续形成的金属层和位于第二栅极叠层结构151与侧墙103拐角处的第二栅极叠层结构151相隔离，后续不易在第二栅极叠层结构151与侧墙103的拐角处形成金属硅化物层，不易出现突出尖角，这有利于提高外围区II的击穿电压，进而提高半导体结构的电学性能。[0090]外围区II中的隔离侧墙层108和单元存储器区I的隔离侧墙层108的高度相同，对隔离侧墙层108的具体描述，可参考前述实施例中的相应描述，在此不再赘述。本实施例中，隔离侧墙层108的高度为20纳米至30纳米。[0091]具体的，形成隔离侧墙层108的步骤包括：[0092]如图15所示，形成保形覆盖单元介质层101、第一栅极叠层结构150的隔离侧墙材料层109。[0093]第一栅极叠层结构150侧壁上的隔离侧墙材料层109用于为后续形成位于第一栅极叠层结构150侧壁上的隔离侧墙层做准备。[0094]需要说明的是，形成保形覆盖单元介质层101和第一栅极叠层结构150的隔离侧墙材料层109的过程中，隔离侧墙材料层109还保形覆盖在第二栅极叠层结构151、侧墙103以及外围介质层106上。[0095]第二栅极叠层结构151上的隔离侧墙材料层109，用于为后续形成位于第二栅极叠层结构151侧壁上的隔离侧墙层做准备。[0096]如图16所示，形成隔离侧墙材料层109后，形成覆盖第一栅极叠层结构150部分侧壁的保护层110。[0097]保护层110用于定义形成的隔离侧墙层的高度，去除高于保护层110的隔离侧墙材料层109的过程中，能够降低被其覆盖隔离侧墙材料层109的损伤。[0098]在后续去除保护层110的过程中，保护层110的被刻蚀速率大于隔离侧墙材料层109的被刻蚀速率，能够降低对剩余的隔离层侧墙材料层109的损伤。[0099]本实施例中，保护层110的材料为BARC(bottom anti-reflective coating，底部抗反射涂层)材料、ODL(organic dielectric layer，有机介电层)材料、DARC(dielectric anti-reflective coating，介电抗反射涂层)材料、DUO(Deep UV Light Absorbing Oxide，深紫外光吸收氧化层)材料或APF(Advanced Patterning Film，先进图膜)材料。[0100]形成覆盖第一栅极叠层结构150部分侧壁的保护层110的过程中，保护层110还形成在外围区II中，外围区II中的保护层110覆盖侧墙103且露出部分厚度的第二栅极叠层结构151。[0101]形成保护层110的步骤包括：在单元存储器区I和外围区II中形成保护材料层(图中未示出)；回刻蚀部分厚度的保护材料层，剩余保护材料层作为保护层，保护层露出第一栅极叠层结构150和第二栅极叠层结构151的部分侧壁。[0102]本实施例中，采用旋涂工艺形成保护材料层，保护材料层表面平坦度较高。[0103]如图17所示，去除保护层110(如图16所示)露出的隔离侧墙材料层109。[0104]本实施例中，采用各向同性刻蚀工艺去除保护层110露出的隔离侧墙材料层109。11CN112447742A说　明　书9/11页采用各向同性刻蚀工艺能够使得保护层110露出的控制栅层140和顶部多晶硅层141侧壁上的侧墙材料层109不易残留。[0105]本实施例中，隔离侧墙材料层109的材料为氧化硅。具体的，采用HF气体去除保护层110露出的隔离侧墙材料层109。[0106]去除保护层110露出的隔离侧墙材料层109的过程中，被保护层110覆盖的隔离侧墙材料层109受损伤的概率较低。[0107]半导体结构的形成方法还包括：去除保护层110露出的隔离侧墙材料层109后，去除保护层110。本实施例中，采用灰化工艺去除保护层110。灰化工艺为半导体工艺中常用手段，在此不再赘述。[0108]如图18所示，去除保护层110后，采用各向异性刻蚀工艺，去除单元介质层101上的隔离侧墙材料层109，位于单元凹槽102侧壁上的剩余的隔离侧墙材料层109作为隔离侧墙层108。[0109]各向异性刻蚀工艺为干法刻蚀工艺。刻蚀过程中，以单元介质层101为刻蚀停止层。[0110]本实施例中，采用无掩膜干法刻蚀工艺去除单元介质层101上的隔离侧墙材料层109。无掩膜干法刻蚀工艺的步骤中不需要用到光罩，降低了工艺成本。[0111]需要说明的是，在采用所述各向异性刻蚀工艺的过程中，还去除侧墙103上的隔离侧墙材料层109，位于第二栅极叠层结构151侧壁上的剩余隔离侧墙材料层109也作为隔离侧墙层108。[0112]还需要说明的是，去除单元介质层101上的剩余的隔离侧墙材料层109的过程中，还去除外围介质层106上的隔离侧墙材料层109。[0113]参考图19，形成保形覆盖隔离侧墙层108、第一栅极叠层结构150以及单元介质层101的金属层113。[0114]本实施例中，形成金属层113的步骤中，金属层113还保形覆盖在第二栅极叠层结构151以及侧墙103上。[0115]对金属层113的具体描述，参考前述实施例中的相应描述，在此不再赘述。[0116]参考图20，对金属层113进行退火处理，形成金属硅化物层114。[0117]金属层113与控制栅层140以及顶部多晶硅层141反应，形成金属硅化物层114。[0118]本实施例中，剩余的选择栅极和金属硅化物层114用于作为所形成NAND闪存器件的漏选择线(DSL)或源选择线(SSL)。[0119]对金属硅化物层114的具体描述，可参考前述实施例中的相应描述，在此不再赘述。[0120]相应的，本发明实施例还提供一种半导体结构。参考图19，示出了本发明半导体结构一实施例的结构示意图。[0121]半导体结构包括：衬底100，衬底100包括单元存储器区I；第一栅极叠层结构150，位于单元存储器区I上的衬底100上；单元介质层101，位于第一栅极叠层结构150露出的衬底100上，单元介质层101覆盖第一栅极叠层结构150的部分侧壁，单元介质层101和第一栅极叠层结构150围成单元凹槽102；隔离侧墙层108，位于单元凹槽102的侧壁上，隔离侧墙层108的底部与单元介质层101接触，且所述隔离侧墙层108的顶部低于所述第一栅极叠层结12CN112447742A说　明　书10/11页构150的顶部；金属层113，保形覆盖在第一栅极叠层结构150、隔离侧墙层108以及单元介质层101上，金属层113用于形成金属硅化物层。[0122]本实施例中，通过隔离侧墙层108，将金属层113与单元凹槽102底部拐角处的第一栅极叠层结构150相隔离，使得后续对金属层113进行处理形成金属硅化物层的过程中，单元凹槽102的底部拐角处的第一栅极叠层结构150侧壁上不易形成金属硅化物层，从而避免在第一栅极叠层结构150和单元介质层101的拐角处形成金属硅化物层，相应的，金属硅化物层不易出现突出尖角，进而有利于提高单元存储器区I的击穿电压，使得半导体结构的电学性能得到提高。[0123]衬底100为后续形成快闪存储器提供工艺平台。具体地，衬底100用于形成与非闪存器件。[0124]本实施例中，有关衬底100的相关描述在此不再赘述。[0125]本实施例中，第一栅极叠层结构150包括第一栅绝缘层110、位于第一栅绝缘层110上的浮置栅层120、位于浮置栅层120上的第一栅介质层130以及位于第一栅介质层130上的控制栅层140。对第一栅极叠层结构150的具体描述，可参考前述实施例中的相应描述，在此不再赘述。[0126]单元介质层101，用于电隔离相邻第一栅极叠层结构150。单元介质层101还用于确定单元凹槽102的位置，为隔离侧墙层108提供空间。[0127]具体的，单元介质层101的材料包括氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，单元介质层101的材料包括氧化硅。[0128]具体的，单元介质层101覆盖控制栅层140的部分侧壁。[0129]本实施例中，隔离侧墙层108的材料为介电材料。具体的，隔离侧墙层108的材料包括氧化硅、氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、四乙基原硅酸盐、氮化硼硅和氮化硼碳硅中的一种或多种。本实施例中，隔离侧墙层108的材料包括氧化硅。[0130]在单元存储器区I中，以垂直于隔离侧墙层108的延伸方向的方向为横向，隔离侧墙层108在单元介质层101上的投影的横向尺寸不宜过大也不宜过小。形成隔离侧墙层108的步骤通常包括：形成保形覆盖单元凹槽102和控制栅层140的隔离侧墙材料层109(如图15所示)，去除控制栅层140顶部和单元凹槽102底部的隔离侧墙材料层109，位于单元凹槽102侧壁上的剩余隔离侧墙材料层109作为隔离侧墙层108。若横向尺寸过大，在去除单元凹槽102顶部的隔离侧墙材料层109的过程中易损伤控制栅层140，从而导致半导体结构的电学性能不佳。若横向尺寸过小，隔离侧墙层108不能很好将金属层113与单元凹槽102底部拐角处的第一栅极叠层结构150相隔离。本实施例中，隔离侧墙层108在单元介质层101上的投影的横向尺寸为3纳米至5纳米。[0131]需要说明的是，在单元存储器区I中，隔离侧墙层108不宜过高也不宜过低。后续对金属层113进行退火处理，位于隔离侧墙层108侧壁上的金属层113不会与第一栅极叠层结构150反应，若隔离侧墙层108过高，易导致过多的金属层113形成在隔离侧墙层108上，从而形成的金属硅化物层的厚度过小，进而半导体结构的电阻较大，导致半导体结构的电学性能不佳。若隔离侧墙层108过低，隔离侧墙层108不能很好的将后续形成的金属层113与单元凹槽102底部拐角处的第一栅极叠层结构150相隔离，导致后续在拐角处形成的金属硅化物层易出现突出尖角，从而导致单元存储器区I的击穿电压较低，进而导致半导体结构的电学13CN112447742A说　明　书11/11页性能不佳。本实施例中，在单元存储器区I中，隔离侧墙层108的高度为20纳米至30纳米。[0132]后续对金属层113进行退火处理，金属层113与第一栅极叠层结构150和第二栅极叠层结构151反应形成金属硅化物层。[0133]本实施例中，金属层113的材料为镍、钛和钴中的一种或多种。[0134]本实施例中，衬底100还包括外围区II，半导体结构还包括：第二栅极叠层结构151，位于外围区II的衬底100上。[0135]相应的，单元介质层101还位于第二栅极叠层结构151的侧壁上，第二栅极叠层结构151侧壁上的单元介质层101作为侧墙103，侧墙103露出第二栅极叠层结构151的部分侧壁；隔离侧墙层108还位于侧墙103露出的第二栅极叠层结构151的侧壁上；金属层113，还保形覆盖在第二栅极叠层结构151以及第二栅极叠层结构151侧壁上的隔离侧墙层108上。[0136]外围区II中的隔离侧墙层108用于使金属层113与位于第二栅极叠层结构151和侧墙103拐角处的第二栅极叠层结构151侧壁相隔离，从而避免在外围区II出现突出尖角，这有利于提高外围区II的击穿电压，进而提高半导体结构的电学性能。[0137]相应的，在外围区II中，第二栅极叠层结构151侧壁上的隔离侧墙层108的高度为20纳米至30纳米。[0138]本实施例中，第二栅极叠层结构151包括位于衬底100上的选择栅极(Select Gate，SG)。第二栅极叠层结构151包括位于衬底100上的第二栅绝缘层111、位于第二栅绝缘层111上的底部多晶硅层121、位于底部多晶硅层121上的第二栅介质层131、以及位于第二栅介质层131上的顶部多晶硅层141。相应的，侧墙103覆盖顶部多晶硅层141的部分侧壁。[0139]需要说明的是，本实施例中，以单元存储器区I和外围区II为相邻区域为例进行说明。在其他实施例中，单元存储器区和外围区还可以相隔离。[0140]还需要说明的是，半导体结构还包括：抗刻蚀层107，位于侧墙103的侧壁上。[0141]抗刻蚀层107的材料包括氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。本实施例中，抗刻蚀层107的材料为氮化硅。[0142]半导体结构还包括：外围介质层106，位于第二栅极叠层结构151之间的衬底100上。外围介质层106用于电隔离第二栅极叠层结构151。外围介质层106的材料为介电材料，且外围介质层106的致密度小于单元介质层101的致密度。本实施例中，外围介质层106的材料为氧化硅。其他实施例中，外围介质层的材料还可以为硼磷硅玻璃或磷硅玻璃。[0143]本实施例中，外围介质层106的顶部低于单元介质层101的顶部。具体的，外围介质层106位于抗刻蚀层107之间的衬底100上。[0144]所述半导体结构可以采用前述实施例的形成方法所形成，也可以采用其他形成方法所形成。对本实施例半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。[0145]虽然本发明实施例披露如上，但本发明实施例并非限定于此。任何本领域技术人员，在不脱离本发明实施例的精神和范围内，均可作各种更动与修改，因此本发明实施例的保护范围应当以权利要求所限定的范围为准。14CN112447742A说　明　书　附　图1/8页图1图2图315CN112447742A说　明　书　附　图2/8页图4图5图616CN112447742A说　明　书　附　图3/8页图7图8图917CN112447742A说　明　书　附　图4/8页图10图11图1218CN112447742A说　明　书　附　图5/8页图13图1419CN112447742A说　明　书　附　图6/8页图15图16图1720CN112447742A说　明　书　附　图7/8页图18图1921CN112447742A说　明　书　附　图8/8页图2022