数电期末填空题

数电期末填空题数电期末填空题 ------------------------------------------------------------------------------------------------ 数电期末填空题一、填空题 1、数字信号有数字电路只能处理信号，不能处理信号。机器数是指的带符号二进制数，它有、、 3种常用类型。二进制数10001000对应的十进制数为、 1. 2. 3. 4. 逻辑代数有与、或和非三种基本运算。逻辑代数的3条重要规则是指代入规则...

数电期末填空题 ------------------------------------------------------------------------------------------------ 数电期末填空题一、填空题 1、数字信号有数字电路只能处理信号，不能处理信号。机器数是指的带符号二进制数，它有、、 3种常用类型。二进制数10001000对应的十进制数为、 1. 2. 3. 4. 逻辑代数有与、或和非三种基本运算。逻辑代数的3条重要规则是指代入规则、反演规则和对偶规则。逻辑函数表达式有标准与或式和标准或与式两种标准形式。由n个变量构成的任何一个最小项有1种变量取值使其值为1，任何一个最大项有 2n?1种变量取值使其值为1. 5. 相同变量构成的最小项mi和最大项Mi，其满足mi?Mi?0,Mi?mi?1。 6. 逻辑函数F?AB?AB的反函数F?(A?B)(A?B)，对偶函数 F'?(A?B)(A?B)。 7. 逻辑函数F=(A?B)(A?C)(C?DE)?E的反函数F=[AB?AC?C(D?E)]?E，对偶函数F=A?[B(C?D)(E?F)?G]。 —————————————————————————————————————— ------------------------------------------------------------------------------------------------ 8. 逻辑函数F(A,B,C,D)?BCD?AB?ABCD?BC的“最小项之和”形式为 F(A.B,C,D)= 逻辑函数'?m(4~7,12~15),“最大项之积”形式为F(A.B,C,D)=?M(0~3,8~11). F(A.B,C,D)=AB?ABD?B?CD的标准与或表达式为 F(A，F(A,B,C,D)= m( 3~15 ),标准或与表达式为 B,C,D)= M( 0,1,2 ) (1011101)2=(93)10 (128)8=(88)10 (5D)16=(93)10 (217)10 =(11011001)2 (0.3125)10 =(0.0101)2 (25.625)D=(11001.101)B (6574)8 =(110，101，111，100)2 =(110101111100)2 (101011100101)2 =(101，011，100，101)2 =(5345)8 —————————————————————————————————————— ------------------------------------------------------------------------------------------------ (9A7E)16 =(1001 1010 0111 1110)2 (10111010110)2 =(0101 1101 0110)2 =(5D6)16 (255)10= (11111111 )2 =( 377 )8 =( FF )16 =( 001001010101 )8421BCD 常用的门电路有与门、或门、非门、与非门、或非门、与或非门、异或门、同或门等。集成逻辑门电路，分为TTL门电路和MOS门电路晶体三极管有截止、放大、饱和3种工作状态，在数字系统中，一般工作在截止和饱和两种状态。当与非门的输入全部为高电平时，其输出为低电平。当异或门的一个输入端接逻辑1时，可实现反相器的功能。每个触发器有2个稳态，可记录1个二进制码。 T触发器的次态方程为n+1 JK触发器的次态方程为n+1D触发器的次态方程为n+1 由与非门组成的基本R-S触发器，不允许R、S同时为0。组合逻辑电路在任意时刻的稳定输出信号取决于该时刻的输入信号。根据电路输出端是一个还是多个，通常将组合逻辑电路分为单输出组合逻辑电路和多输出组合逻辑电路两类。设计组合逻辑电路时，只有充分考虑各函数的共享，才能使电路达到最简。 —————————————————————————————————————— ------------------------------------------------------------------------------------------------ 全加器是一种实现两个一位二进制数以及来自低位的进位相加，产生本身的和及高位进位功能的逻辑电路。消除组合逻辑电路中险象的常用方法有增加冗余项、增加惯性延时环节和选通法3种。时序逻辑电路按其状态改变状态是否受统一定时信号控制，可分为同步时序逻辑电路和异步时序逻辑电路两种类型。一个同步时序逻辑电路可用输出函数表达式、激励函数表达式和次态函数表达式3组函数表达式描述。 Mealy型时序逻辑电路的输出是输入和状态变量的函数，Moore型时序逻辑电路的输出是状态变量的函数。设最简状态表中包含的状态数目为n，相应电路中的触发器个数为m，则m和n应满足关系2m?1<???2m. 一个Mealy型“0011”序列检测器的最简状态表中包含4个状态，电路中有2个触发器。某同步时序逻辑电路的状态表如表所示，若电路初始状态为A，输入序列x=010101，则电路产生的输出响应序列为001100 00->01->00->10->11时，所产生的输出响应序列0->1->0->0->1，那么，电路的初始状态可确定为C. 某同步时序逻辑电路如图所示，设电路现态y2y1=00,经过3个时钟脉冲作用后，电路的状态为y2y1=11。 ——————————————————————————————————————

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