实验六 计数器及其应用

实验六  计数器及其应用 一、 实验目的 1． 学习集成触发器构成计数器的方法； 2． 掌握中规模集成计数器的使用方法及功能测试方法； 3． 用集成电路计数器构成1／N分频器。 二、实验预习要求 1． 复习计数器电路工作原理； 2． 预习中规模集成电路计数器74LS192的逻辑功能及使用方法； 3． 复习实现任意进制计数的方法。 三、实验原理 计数器是典型的时序逻辑电路，它用来累计和记忆输入脉冲的个数。计数是数字系统中很重要的基本操作，集成计数器是最广泛应用的逻辑部件之一。 计数器种类较多，按构成计数器中的多触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器；根据计数制的不同，分为二进制计数器、十进制计数器和任意进制计数器；根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等。 图实验6.1　四位二进制异步加法计数器   1. 用D触发器构成异步二进制加/减计数器。 如图实验6.1所示，用四个D触发器构成四位二进制异步加法计数器，其连接特点是将D触发器接成T’触发器，再由低位触发器的 端和高一位的CP端相连。 如果将上图中的Q端与高一位的CP端相连，即可构成四位二进制异步减法计数器。 2. 计数器级联使用及任意进制计数器的实现 （1）任意进制的实现 图实验6.2所示利用74LS192采用复位法构成五进制计数器。 图实验6.3所示利用74LS161采用置位法构成十进制计数器。 图实验6.2 复位法构成五进制计数器 图实验6.3 置位法构成十进制计数器     （2） 一个十进制计数器只能表示0～9，要扩大计数范围，常常用多个十进制计数器级联使用。74LS192设有进位（或借位）输出端，因此可用其进位（或借位）输出信号驱动下一级计数器。如图实验6.4所示。 图实验6.4 计数器扩展   四、实验仪器设备 1. TPE－ADⅡ数字电路实验箱              1台 2. 双时钟同步加/减计数器74LS192      2片 3. 四位同步二进制加法计数器74LS161   1片 4. 双D触发器74LS74                  2片 5. 四两输入集成与非门 74LS00          1片 五、实验内容及方法 1. 用74LS74 D触发器构成四位二进制异步加法计数器。 （1）按图实验6.1连接， 接至逻辑开关输出插孔，将CP端接单次脉冲源，输出端Q3、Q2、Q1、Q0接逻辑电平显示插孔， 接高电平+5V。 （2）清零后，逐个送入单次脉冲，观察并记录Q3、Q2、Q1、Q0状态。 （3）将单次脉冲改为1Hz的连续脉冲，观察Q3、Q2、Q1、Q0的状态。 （4）将图实验6.1改成减法计数器，重复上述步骤，并列表记录输出状态。 2. 74LS192逻辑功能测试 将74LS192的CP接单脉冲源，清零端（CR=1）、置数端    =0、数据输入端（D3～D0）分别接逻辑开关，输出端（Q3～Q0）接逻辑电平显示插孔；  和    接逻辑电平显示插孔或译码显示输入的相应插孔。按表6.1逐项测试，检查是否相符。 （1）清零（CR） 当CR=1，其它输入端状态为任意态，此时Q3Q2Q1Q0=0000。之后，置CR=0，清零结束。 （2）置数 当CR=0，CPu、CPD任意，D3D2D1D0任给一组数据，  = 0时，输出Q3 、Q2、Q1、Q0与D3、D2、D1、D0数据相同，此时74LS192处于置数状态。 （3）加法计数 CR=0， LD ＝CPD＝1，CPu接单次脉冲源。在清零后送入9个单次脉冲，观察输出状态变化是否发生在CPu的上升沿。 （4）减计数 CR=0，LD ＝CPu＝1，CPD接单次脉冲源。参照（3）进行实验。 3．任意进制的实现 按图实验6.2连接电路，构成5进制计数器。 按图实验6.3连接电路，构成十进制计数器。 按图实验6.4连接电路，实现00～99加法计数，输入1Hz连续计数脉冲，并记录之。 六、实验 报告 软件系统测试报告下载sgs报告如何下载关于路面塌陷情况报告535n,sgs报告怎么下载竣工报告下载 1. 画出实验线路图，记录整理实验现象及实验所得的有关波形，对实验结果进行分析。 （一） 用74LS74 D触发器构成四位二进制异步加法/减法计数器。 四位二进制异步加法计数器 ①D触发器构成四位二进制异步加法计数器实验线路图 ②步骤（2）和步骤（3）中Q3、Q2、Q1、Q0状态变化相同，即都是在脉冲的作用下从0000—>1111循环，数据记录如下： CP接单脉冲，输入脉冲数 （清零后，送入单次脉冲） CP接1HZ的连续脉冲（假设初始状态为0000） 输出状态 Q3 Q2 Q1 Q0 0 0 0 0 0 1 0 0 0 1 2 0 0 1 0 3 0 0 1 1 4 0 1 0 0 5 0 1 0 1 6 0 1 1 0 7 0 1 1 1 8 1 0 0 0 9 1 0 0 1 10 1 0 1 0 11 1 0 1 1 12 1 1 0 0 13 1 1 0 1 14 1 1 1 0 15 1 1 1 1             ③实验现象及结果分析 CP接单脉冲时，清零后，Q3、Q2、Q1、Q0的状态变为0000（四个灯都不亮），当逐个送入单次脉冲后，Q3、Q2、Q1、Q0状态，即其所对应的电平指示灯变化情况满足从初始状态0000开始，依次变化为0001->0010->0011->0100->0101->0110->0111->1000->1001->1010->1011->1100->1101->1110->1111，共十六个状态，当输入脉冲的个数达到使四个灯全亮即Q3Q2Q1Q0=1111后，再继续送入单脉冲，Q3Q2Q1Q0=0000，此时又会从0000开始循环计数，即实现了加法计数器功能。其中低电平0代表灯不亮，高电平1代表灯亮。 CP接1Hz的连续脉冲时，不需要人为逐个送入单次脉冲，假设Q3、Q2、Q1、Q0初始状态为0000（都不亮），随着连续脉冲的变化，Q3、Q2、Q1、Q0状态变化跟逐个送入单次脉冲时的状态变化相同，即从0000->1111->0000,往复循环，实现加法计数功能。 结果分析：当CR=1时，实现清零功能，此时Q3Q2Q1Q0=0000；当CR=0时，随着送入的单次脉冲或连续脉冲的变化，此电路实现模16加法计数功能，即从0000->1111。 四位二进制减法计数器 1 D触发器构成四位二进制异步减法计数器实验线路图 只需将上图的加法计数器中的Q端与高一位的CP端相连，即可构成四位二进制异步减法计数器。 ②步骤（2）和步骤（3）中Q3、Q2、Q1、Q0状态变化相同，即都是在脉冲的作用下从0000—>1111循环，数据记录如下： CP接单脉冲，输入脉冲数 （清零后，送入单次脉冲） CP接1HZ的连续脉冲（假设初始状态为0000） 输出状态 Q3 Q2 Q1 Q0 0 0 0 0 0 1 1 1 1 1 2 1 1 1 0 3 1 1 0 1 4 1 1 0 0 5 1 0 1 1 6 1 0 1 0 7 1 0 0 1 8 1 0 0 0 9 0 1 1 1 10 0 1 1 0 11 0 1 0 1 12 0 1 0 0 13 0 0 1 1 14 0 0 1 0 15 0 0 0 1             2 实验现象及结果分析 CP接单脉冲时，清零后，Q3、Q2、Q1、Q0的状态变为0000（四个灯都不亮），当逐个送入单次脉冲后，Q3、Q2、Q1、Q0状态，即其所对应的电平指示灯变化情况满足从初始状态0000开始，依次变化为1111->1110->1101->1100->1011->1010->1001->1000->0111->0110->0101->0100->0011->0010->0001，共十六个状态，当输入脉冲的个数达到使四个灯全不亮即Q3Q2Q1Q0=0000后，再继续送入单脉冲，Q3Q2Q1Q0=1111，此时又会从1111开始循环减数，即实现了减法计数器功能。其中低电平0代表灯不亮，高电平1代表灯亮。 CP接1Hz的连续脉冲时，不需要人为逐个送入单次脉冲，假设Q3、Q2、Q1、Q0初始状态为0000（都不亮），随着连续脉冲的变化，Q3、Q2、Q1、Q0状态变化跟逐个送入单次脉冲时的状态变化相同，即Q3Q2Q1Q0状态从0000变化到1111后进行1111->0000的减法计数,往复循环，实现减法计数功能。 结果分析：当CR=1时，实现清零功能，此时Q3Q2Q1Q0=0000；当CR=0时，随着送入的单次脉冲或连续脉冲的变化，此电路实现模16减法计数功能，即从1111->0000。 （二）74LS192逻辑功能测试 ① 逻辑功能测试实验线路图 CP接单脉冲源，清零端（CR=1）、置数端    =0、数据输入端（D3～D0）分别接逻辑开关，输出端（Q3～Q0）接逻辑电平显示插孔；  和    接逻辑电平显示插孔或译码显示输入的相应插孔 ② 74LS192逻辑功能表 输入 输出 CR CPU CPD D3 D2 D1 D0 Q3 Q2 Q1 Q0 1 * * * * * * * 0 0 0 0 0 0 * * a b c d a b c d 0 1 1 * * * * 加法计数器 0 1 1 * * * * 减法计数器                         实验现象及结果分析 （1）清零（CR） 当CR=1，其它输入端状态为任意态，此时Q3Q2Q1Q0=0000，对应四个电平指示灯全不亮。之后，置CR=0，清零结束。 （2）置数 当CR=0，CPu、CPD任意，D3D2D1D0任给一组数据，  = 0时，输出Q3 、Q2、Q1、Q0对应的电平指示灯变化情况与D3、D2、D1、D0的变化情况相同，即输出Q3 、Q2、Q1、Q0与D3、D2、D1、D0数据相同，此时74LS192处于置数状态。 （3）加法计数 在清零后送入9个单次脉冲，会发现Q3Q2Q1Q0的状态从初始状态0000先变成0001后依次变化到1001，实现了加法计数，且状态变化均发生在每个脉冲的上升沿。 （4）减计数 在清零后送入9个单次脉冲，会发现Q3Q2Q1Q0的状态从初始状态0000先变成1001后依次变化到0001，实现了减法计数，且状态变化均发生在每个脉冲的上升沿。 结果分析：当CR=1时，不管输入D3D2D1D0为何值，实现清零功能，此时输出为0000；当CR=0时，随着输入脉冲变化，若LD＝CPD＝1且脉冲为上升沿，则实现加法计数功能；若LD ＝CPu＝1且脉冲为上升沿，则实现减法计数功能。 （三）任意进制的实现 五进制计数器 1 实验电路图 2 实验现象及结果分析 Q3Q2Q1Q0的初始状态为四个灯都不亮，即Q3Q2Q1Q0=0000，随着输入脉冲变化，Q3Q2Q1Q0的状态依次变化为0001->0010->0011->0100->0101，当Q3Q2Q1Q0=0101时，经与非门和非门使CR=1，实现清零功能，使计数器回到0000状态，再继续输入脉冲，又会再次循环进行加法计数，即此电路实现了五进制计数器功能。 十进制计数器 1 实验电路图 2 实验现象及结果分析 Q3Q2Q1Q0的初始状态为四个灯都不亮，即Q3Q2Q1Q0=0000，随着输入脉冲变化，Q3Q2Q1Q0的状态依次变化为0001->0010->0011->0100->0101->0110->0111->1000->1001，当Q3Q2Q1Q0=1001时，经与非门使    =0，实现置数功能，使计数器回到0000状态，再继续输入脉冲，又会再次循环进行加法计数，即此电路实现了十进制计数器功能。 00~99加法计数 1 实验电路图 2 实验现象及结果分析 由实验可以知道，当个位计数器的清零信号送到十位计数器的CPU端时是十位计数器记一个数（即个位计数器记十下十位计数器才记一下），以此类推就构成了00~99的加法计数器。 2. 总结 初级经济法重点总结下载党员个人总结TXt高中句型全总结.doc高中句型全总结.doc理论力学知识点总结pdf 使用集成计数器的体会。 计数器是典型的时序逻辑电路，它用来累计和记忆输入脉冲的个数。计数器种类较多，按构成计数器进制的不同，分为二进制计数器、十进制计数器和任意进制计数器；根据计数的增减趋势，又分为加法、减法和可逆计数器。 通过书上的介绍和这次试验，我对芯片及其构造有了进一步的了解，对它的使用也比较熟悉，能独立根据书上的电路图连接好电路，也能自行设计任意进制的计数器并完成其功能测试。此次试验中，做了五进制、十进制和00～99累加这三种计数器，实验过程中，出现了些许小问题，比如说：连错某根线，或者是没理解题目要求，不过在自己的不断改进下，这些问题都得到了解决。所以，在以后的试验中，一定要做到细心、认真，熟悉掌握芯片各个引脚的作用，并懂得利用已完成的电路，再将其改造成我们所需的电路，这样会大大提高我们做实验的效率，也能让我们了解各电路之间的联系。