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高速PCB信号完整性分析.doc

高速PCB信号完整性分析

东东西猪
2019-01-11 0人阅读 举报 0 0 暂无简介

简介:本文档为《高速PCB信号完整性分析doc》,可适用于IT/计算机领域

信号完整性技术分析学院:电气学院姓名:赵家谓学号:专业:电子信息科学与技术摘要随着微电子技术和计算机技术的不断发展信号完整性分析的应用已经成为解决高速系统设计的唯一有效途径。借助功能强大的Cadence公司SpecctraQuest仿真软件利用IBIS模型对高速信号线进行布局布线前信号完整性仿真分析是一种简单可行行的分析方法可以发现信号完整性问题根据仿真结果在信号完整性相关问题上做出优化的设计从而缩短设计周期。本文概要地介绍了信号完整性(SI)的相关问题基于信号完整性分析的PCB设计方法传输线基本理论详尽的阐述了影响信号完整性的两大重要因素反射和串扰的相关理论并提出了减小反射和串扰得有效办法。讨论了基于SpecctraQucst的仿真模型的建立并对仿真结果进行了分析。研究结果表明在高速电路设计中采用基于信号完整性的仿真设计是可行的,也是必要的。、绪论随着信息宽带化和高速化的发展以前的低速PCB已完全不能满足日益增长信息化发展的需要人们对通信需求的不断提高要求信号的传输和处理的速度越来越快相应的高速PCB的应用也越来越广设计也越来越复杂。高速电路有两个方面的含义一是频率高通常认为数字电路的频率达到或是超过MHZ至MHZ而且工作在这个频率之上的电路已经占到了整个系统的三分之一就称为高速电路二是从信号的上升与下降时间考虑当信号的上升时小于倍信号传输延时时即认为信号是高速信号此时考虑的与信号的具体频率无关.高速PCB的出现将对硬件人员提出更高的要求仅仅依靠自己的经验去布线会顾此失彼造成研发周期过长浪费财力物力生产出来的产品不稳定。高速电路设计在现代电路设计中所占的比例越来越大设计难度也越来越高它的解决不仅需要高速器件更需要设计者的智慧和仔细的工作必须认真研究分析具体情况解决存在的高速电路问题.一般说来主要包括三方面的设计:信号完整性设计、电磁兼容设计、电源完整性设计.在电子系统与电路全面进入GHz以上的高速高频设计领域的今天在实现VLSI芯片、PCB和系统设计功能的前提下具有性能属性的信号完整性问题已经成为电子设计的一个瓶颈。从广义上讲信号完整性指的是在高速产品中有互连线引起的所有问题它主要研究互连线与数字信号的电压电流波形相互作用时其电气特性参数如何影响产品的性能。传统的设计方法在制作的过程中没有仿真软件来考虑信号完整性问题产品首次成功是很难的降低了生产效率。只有在设计过程中融入信号完整性分析才能做到产品在上市时间和性能方面占优势。对于高速PCB设计者来说熟悉信号完整性问题机理理论知识、熟练掌握信号完整性分析方法、灵活设计信号完整性问题的解决方案是很重要的因为只有这样才能成为世纪信息高速化的成功硬件工程师。信号完整性的研究还是一个不成熟的领域很多问题只能做定性分析为此在设计过程中首先要尽量应用已经成熟的工程经验其次是要对产品的性能做出预测和评估以及仿真。在设计过程中可以不断积累分析能力不断创新解决信号完整性的方法利用仿真工具可以得到检验。关键字:高速PCB 信号完整性 仿真分析引言在电路设计中当信号的互连延迟大于边沿信号翻转阈值时间的时PCB板的走线就会呈现传输线效应即连线不再是显示集总参数的单纯的导线性能而是呈现分布参数效应这种设计称为高速设计。高速系统设计是电路设计中的一个难题在高速系统中噪声对系统产生显著的影响。高频会产生辐射进而产生干扰。边缘极值的速度可以产生振铃、反射以及串扰。如果不加抑制的话这些噪声会严重损害系统的性能。传统的高速解决办法是一种问题补救法在问题出现以前只能靠设计者的经验来保证设计的可靠性等样板出来测试以后才能知道是否存在问题然后查找问题、解决问题从头做起又一个循环开始。这种方法强调设计者的经验与问题诊断技术并使得设计过程不可控容易出现设计反复产品开发周期延长、设计成本增加。因此这种方法不适合高密度高速电路设计。借助于设计工具来分析控制设计流程是高速设计的必由之路。、常见信号完整性问题及解决方法、信号完整性问题信号完整性(SignalIntegritySI)是指信号未受到损伤的一种状态它表示信号质量和信号传输后仍保持正确的功能特性。从广义上讲是指高速产品中由互连引起的所有问题通过时序、噪声、电磁干扰(ENI)种形式影响高速信号的质量常见的SI问题包括反射、串扰、延迟、振铃、地弹、开关噪声、电源反弹、衰减等解决信号完整性问题的关键在于对互连线阻抗的认识很多SI问题都与互连阻抗有关。、常见SI问题、反射反射是信号在传输线上的回波。当信号延迟时间(Delay)远大于信号跳变时间(TransitionTime)时信号必须当作传输线。当传输线的特性阻抗与负载阻抗不匹配时信号功率(电压或电流)的一部分传输到线上并到达负载处但是有一部分被反射了。若负载阻抗小于原阻抗反射为负反之反射为正。布线的几何形状、不正确的线端接、经过连接器的传输及电源平面不连续等因素的变化均会导致此类反射。反射问题反映的是由单个网络的信号质量与单个网络的信号路径及信号返回路径的物理特性有关。信号沿单个网络传播时感受到互连线的瞬态阻抗变化。若信号感受到的互连阻抗保持不变则保持不失真若信号感受到互连的阻抗发生变化信号在变化处产生反射则产生失真。引致互连阻抗发生变化的主要因素有线宽变化、层转换、返回平面间隙、接插件、分支线、T型线或桩线、网络末端。、串扰串扰发生在两个相邻的网络之间若一个网络发生动态变化将会通过场的作用将噪声耦合到与其相邻的静态网络上从而影响其信号质量。信号传播时的信号路径与返回路径存在边缘场会产生容性耦合与感性耦合称为互容和互感。当一个网络发生动态变化时通过边缘场的作用容性、感性耦合电流对相邻网络造成影响。开关噪声、地弹都是由串扰引起的。串扰分为近端串扰(NEXT)与远端串扰(FEXT)近端接近源端而远端远离源端。减小串扰会增加系统成本需要折中才能在保证信号完整性的基础上实现成本最节省化。通常在高边缘速率的高密度电路板中才会出现串扰问题其原因是信号线上有交变的信号电流通过时会产生交变的磁场处于该磁场中的相邻信号线会产生感应电压而亚纳秒级的边缘速率会引起高频谐振很容易耦合到邻近的互连线中从而造成串扰因此串扰多发生在拥有大量高速互联的电路板中。、定时集成电路只能按规定的时序接收数据过长的信号延迟可能导致时序违背和功能混乱。当系统时钟很高时信号在器件间的传输时间以及同步准备时间都缩短了驱动过载、走线过长都会引起延时。高速电路要求在很短的时间内满足各种门延时包括建立时间、保持时间、线延时等而且在高速PCB中传输线上的分布电容、分布电感都会对信号的数字切换产生延时影响数字电路的建立和保持时间延时过长可能会导致集成电路无法正确判断数据。、振铃振铃表现为信号反复出现过冲和下冲在逻辑电平的门限上下抖动震荡成欠阻尼状态信号的振铃主要是由传输线上过渡的寄生电感和电容引起接收端与源端的阻抗失配造成的同反射一样可通过适当的端接予以抑制。、地反弹在高速电路板中,当大容量的数据总线的交换速率足够快,会在电源层产生大的瞬态电流,通过地回路的电流变化时,由于回路电感会产生一个电压,上升沿越短,电流变化率越大,地反弹电压也就越大。、信号完整性解决方法信号完整性问题不是由某一单一因素引起的而是板级设计中多种因素共同引起的主要的信号完整性问题包括反射、振铃、地弹、串扰等下面主要介绍串扰和反射的解决方法。、串扰分析由于串扰大小与线间距成反比与线平行长度成正比。串扰随电路负载的变化而变化对于相同拓扑结构和布线情况负载越大串扰越大。串扰与信号频率成正比在数字电路中信号的边沿变化对串扰的影响最大边沿变化越快串扰越大。针对以上这些串扰的特性可以归纳为以下几种减小串扰的方法:()在可能的情况下降低信号沿的变换速率通过在器件选型的时候在满足设计规范的同时应尽量选择慢速的器件并且避免不同种类的信号混合使用因为快速变换的信号对慢变换的信号有潜在的串扰危险。()容性耦合和感性耦合产生的串扰随受干扰线路负载阻抗的增大而增大所以减小负载可以减小耦合干扰的影响。()在布线条件许可的情况下尽量减小相邻传输线间的平行长度或者增大可能发生容性耦合导线之间的距离如采用W原则(走线间距离间隔必须是单一走线宽度的倍或两个走线间的距离间隔必须大于单一走线宽度的倍)。更有效的做法是在导线间用地线隔离。()在相邻的信号线间插入一根地线也可以有效减小容性串扰这根地线需要每/波长就接入地层。()感性耦合较难抑制要尽量降低回路数量减小回路面积信号回路避免共用同一段导线。()相邻两层的信号层走线应垂直尽量避免平行走线减少层间的串扰。()表层只有一个参考层面表层布线的耦合比中间层要强因此对串扰比较敏感的信号尽量布在内层。()通过端接使传输线的远端和近端、终端阻抗与传输线匹配可大大减少串扰和反射干扰。、反射分析当信号在传输线上传播时只要遇到了阻抗变化就会发生反射解决反射问题的主要方法是进行终端阻抗匹配。、典型的传输线端接策略在高速数字系统中传输线上阻抗不匹配会引起信号反射减少和消除反射的方法是根据传输线的特性阻抗在其发送端或接收端进行终端阻抗匹配从而使源反射系数或负载反射系数为O。传输线的长度符合下列的条件应使用端接技术:L>tr/tpd。式中L为传输线长tr为源端信号上升时间tpd为传输线上每单位长度的负载传输延迟。传输线的端接通常采用种策略:使负载阻抗与传输线阻抗匹配即并行端接使源阻抗与传输线阻抗匹配即串行端接。()并行端接·并行端接主要是在尽量靠近负载端的位置接上拉或下拉阻抗以实现终端的阻抗匹配根据不同的应用环境并行端接又可以分为如图所示的几种类型。()串行端接串行端接是通过在尽量靠近源端的位置串行插入一个电阻到传输线中来实现串行端接是匹配信号源的阻抗所插入的串行电阻阻值加上驱动源的输出阻抗应大于等于传输线阻抗。这种策略通过使源端反射系数为零从而抑制从负载反射回来的信号(负载端输入高阻不吸收能量)再从源端反射回负载端。、不同工艺器件的端接技术阻抗匹配与端接技术方案随着互联长度、电路中逻辑器件系列的不同也会有所不同。只有针对具体情况使用正确、适当的端接方法才能有效地减少信号反射。一般来说对于一个CMOS工艺的驱动源其输出阻抗值较稳定且接近传输线的阻抗值因此对于CMOS器件使用串行端接技术就会获得较好的效果而TTL工艺的驱动源在输出逻辑高电平和低电平时其输出阻抗有所不同这时使用并行戴维宁端接方案则是一个较好的策略ECL器件一般都具有很低的输出阻抗因此在ECL电路的接收端使用一下拉端接电阻来吸收能量则是ECL电路的通用端接技术。当然上述方法也不是绝对的具体电路上的差别、网络拓扑结构的选取、接收端的负载数量都是可以影响端接策略的因素因此在高速电路中实施电路的端接方案时需要根据具体情况来选取合适的端接方案以获得最佳的端接效果。、仿真验证采用异步收发报机实例电路来展示结果。在AluumDesigner软件仿真环境下设置激励信号为ns电源设置为V其他设置默认对RTSB网络的U脚进行仿真仿真情况如图一所示:a曲线是端接前的信号波形可以看到存在严重的信号反射曲线bc为地端接电阻后的信号波形端接电阻值不同d曲线为戴维南端接后的信号波形从图中可以看出端接电阻可以基本消除反射缺点是端接电阻到地使地高电平电压下降端接电阻到电源使电源低电平升高。图一:仿真结果示意图三、CBPI简介及仿真流程PI是cadence公司软件Allegro中的一个功能模块。它可以对PCB电源分配系统进行建模和分析。PI基于偏置电压,纹波电压(噪声容限)和最大动态电流来计算电源平面的目标阻抗。PI对电源平面结构进行建模,综合去耦电容的数量,并分析板内去耦电容位置的物理效应。SPI具有友好的向导,根据向导就可以轻松完成设置,其流程包括:()设置板级的分析数据库。使用设置向导来逐步的建立电源完整性分析所需要的板级数据库,本阶段任务有:创建并导入板框,明确板子的层叠关系,给平面加上DC电压,匹配电源平面对,选择去耦电容等。在仿真时,如果有没有设置的项,或者设置不合适的项目,则仿真不能进行(定义目标阻抗根据设计要求确定电源平面的噪声容限(Rippletolerance)、最差动态电流(Maxdeltacurrent),软件自动计算出目标阻抗()进行单结点分析验证并优化电容选择。单结点仿真可以得到维持目标阻抗所需要的电容。在单结点仿真时,电源平面分析是在理想情况下进行的,去耦电容虽被考虑,但它们并没有进行布局。SQPI使用一个带恒流源和恒压源的理电路来连接去耦电容C和电压调节模块VRM。()进行多节点分析并优化布局。单节点仿真,可以得到维持目标阻抗需要的去耦电容的容值与数量,此时,软件没有考虑电容的布局。为了获得更精确的结果,应该布好去耦电容,噪声源以及VRM,然后在整个频率范围内进行多节点仿真。在多节点仿真时,PI首先将电源平面分隔成用户定义的网格,并对每一个网格进行建模。然后即可放置去耦电容、电压调节模块VRM和噪声源。它们都与具体的网格点连接起来,PI将产生每一个节点的频率阻抗仿真波形。结语:本章剪先介绍了传统的PCB设计方法和基于板级信号完整性分析的PCB设计方法比较了两种方法的不同仔细研究了可用于信号完整性分析的SPICE和IBIS模型根据其优缺点。课题中选用IBIS模型进行仿真和分析:重点研究了板级信号完整性分析的方法并对实际的电路进行了仿真和分析针对了仿真时得不到合适的仿真模型的情况提出了具有同类I/OBuffer其它模型的替代方法。参考文献:[1]曹跃胜.高速PCB的互连综合[J].计算机工程与设计200021(5):6~9.[2]曹跃胜.IBIS模型与高速PCB设计分析.第八届计算机工程与工艺全国学术年会论文集Ec].昆明。2003:6771[3]张绍军黄振.高速数字系统中的信号完整性及实施方案[J].电子技术应用2003(3).[4]CadencePC8产品手册[z].CandenceOesignSystemsfnc2002周俊,许凯华,刘玉华,等基于仿真的高速电路主板系统信号完整性研究J计算机工程与设,,():

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