SPI时序图详解

SPI时序图详解 SPI时序图详解 SPI 接口有四种不同的数据传输时序，取决于 CPOL 和 CPHL 这两位的组合。图 1 中表现了这四种时序，时序与 CPOL、CPHL 的关系也可以从图中看出。图 1 CPOL 是用来决定 SCK 时钟信号空闲时的电平，CPOL＝0，空闲电平为低电平，CPOL＝1 时，空闲电平为高电平。CPHA 是用来决定采样时刻的，CPHA=0，在每个周期的第一个时钟沿采样， CPHA＝1，在每个周期的第二个时钟沿采样。工作在模式 0这种时序（CPOL＝0，CPHA＝0）只关注模式 ...

SPI时序图详解 SPI 接口有四种不同的数据传输时序，取决于 CPOL 和 CPHL 这两位的组合。图 1 中表现了这四种时序，时序与 CPOL、CPHL 的关系也可以从图中看出。图 1 CPOL 是用来决定 SCK 时钟信号空闲时的电平，CPOL＝0，空闲电平为低电平，CPOL＝1 时，空闲电平为高电平。CPHA 是用来决定采样时刻的，CPHA=0，在每个周期的第一个时钟沿采样， CPHA＝1，在每个周期的第二个时钟沿采样。工作在模式 0这种时序（CPOL＝0，CPHA＝0）只关注模式 0的时序，所以将图 1简化为图 2。图 2 我们来关注 SCK 的第一个时钟周期，在时钟的前沿采样数据（上升沿，第一个时钟沿），在时钟的后沿输出数据（下降沿，第二个时钟沿）。首先来看主器件，主器件的输出口（MOSI）输出的数据 bit1，在时钟的前沿被从器件采样，那主器件是在何时刻输出 bit1 的呢？bit1 的输出时刻实际上在 SCK 信号有效以前，比 SCK 的上升沿还要早半个时钟周期。bit1 的输出时刻与 SSEL 信号没有关系。再来看从器件，主器件的输入口 MISO 同样是在时钟的前沿采样从器件输出的 bit1 的，那从器件又是在何时刻输出 bit1 的呢。从器件是在 SSEL 信号有效后，立即输出 bit1，尽管此时 SCK 信号还没有起效。关于上面的主器件和从器件输出 bit1 位的时刻，可以从图 3、4 中得到验证。图 3 注意图 3中，CS 信号有效后（低电平有效，注意 CS 下降沿后发生的情况），故意用延时程序延时了一段时间，之后再向数据寄存器写入了要发送的数据，来观察主器件输出 bit1 的情况（MOSI）。可以看出，bit1（值为 1）是在 SCK 信号有效之前的半个时钟周期的时刻开始输出的（与 CS 信号无关），到了 SCK 的第一个时钟周期的上升沿正好被从器件采样图 4 图 4 中，注意看 CS 和 MISO 信号。我们可以看出，CS 信号有效后，从器件立刻输出了 bit1 （值为 1）。通常我们进行的 spi 操作都是 16 位的。图 5 记录了第一个字节和第二个字节间的相互衔接的过程。第一个字节的最后一位在 SCK 的上升沿被采样，随后的 SCK 下降沿，从器件就输出了第二个字节的第一位。图 5

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