EDA实现多功能数字钟
姓名：梅占东 专业班级：06电气工程及其自动化4班 学号：060301041136
一、实验任务：
用FPGA器件和EDA技术实现多功能数字钟的设计
已知条件：1、MAX+Plus软件
2、FPGA实验开发装置
基本功能：1、以数字形式显示时、分、秒的时间；
2、小时计数器为24进制；
3、分、秒计数器为60进制。
二、小时计数器为24进制
原理图如下：
对该图进行编译及波形仿真如下：
分析及结论：小时计数器是24进制 用当下面的74161到9时等下个脉冲来是向上面一个74161进位使的上面的74161记数。但是等到上面的计到2时下面的将不能超过4所以等上面的计到2，下面的计到4时就将两个74161共同预置。从而实现00—24分的记数功能。仿真波形显示里23小时到00分的循环的过程仿真到位。
对上述仿真波形图进行打包工作，将24进制图建立成模块：
三、分计数器为60进制
原理图如下：
对该图进行编译及波形仿真如下：
分析及结论：分计数器是60进制的。当下面的74161到9时等下个脉冲来是向上面一个74161进位使的上面的74161计数，到5时将两个74161共同预置。从而实现00—59秒的记数功能。Cp60S为向分的进位信号上跳沿有效。仿真波形显示里59秒到00秒的循环的过程，仿真到位。
对上述仿真波形图进行打包工作，将60进制图建立成模块：
四、秒计数器为60进制
原理图如下：
对该图进行编译及波形仿真如下
分析及结论：秒计数器是60进制的。当下面的74161到9时等下个脉冲来是向上面一个74161进位使的上面的74161计数，到5时将两个74161共同预置。从而实现00—59秒的记数功能。Cp60S为向分的进位信号上跳沿有效。仿真波形显示里59秒到00秒的循环的过程，仿真到位。
对上述仿真波形图进行打包工作，将60进制图建立成模块：
五、多功能数字钟的主体部分
原理图如下：
仿真波形图如下：
六、下载
1、添加译码模块后的原理图
对上述图形进行编译及波形图如下
2、选用器件
3、分配引脚号
4、对器件进行下载
下载模块的原理图如下
七、心得体会：
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