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基于CORDIC算法的DDS技术研究与实现.pdf

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上传者: xl46512 2012-05-08 评分 0 0 0 0 0 0 暂无简介 简介 举报

简介:本文档为《基于CORDIC算法的DDS技术研究与实现pdf》,可适用于IT/计算机领域,主题内容包含江南大学硕士学位论文基于CORDIC算法的DDS技术研究与实现姓名:谢建华申请学位级别:硕士专业:微电子学与固体电子学指导教师:孙锋摘要摘要最近几十符等。

江南大学硕士学位论文基于CORDIC算法的DDS技术研究与实现姓名:谢建华申请学位级别:硕士专业:微电子学与固体电子学指导教师:孙锋摘要摘要最近几十年里直接数字频率合成技术在理论和实际应用上都得到了突飞猛进的发展因其具有频率切换时间短、频率分辨率高、相位变换连续、相位噪声低等独特的优点而被广泛应用于雷达通信、电子对抗等军事领域而目前DDS芯片中相关核心技术被国外一些公司垄断因此研究自主知识产权的DDS芯片具有广阔的市场前景和军事应用价值。本论文以某研究所的科研项目“专用DDS芯片研究”为依托通过深入分析目前国外主流DDS芯片的设计思想针对具体的应用场合在传统的直接数字频率合成器结构基础上采用坐标旋转计算机(CORDIC)算法设计实现了一个DDS软核该DDS软核的频率切换时间为ns、频率控制字为位、相位控制字为位、幅度控制字为位、频率分辨率高达.x。Hz、相位分辨率为r/、同时还可以实现信号的频率调制、相位调制和幅度调制功能在中芯国际SMIC.urn标准单元工艺库下进行逻辑综合结果表明所设计的DDS能够在MHz时钟频率下工作综合后的面积约为.mmxl.mm门数约为万门左右。本论文首先讨论了直接数字频率合成技术的发展现状和发展趋势分析了直接数字频率合成器的工作原理和结构接着对本设计中的CORDIC算法及其几种VLSI实现结构进行适当的讨论。最后根据数字ASIC设计流程用verilogHDL对DDS软核中的相位累加器、调相加法器、相/幅转换器和调幅乘法器进行了RTL设计采用modelsim仿真工具对DDS软核进行了功能仿真同时在Altera公司的cyclone系列FPGA上进行了硬件验证并使用DC综合工具将DDS软核综合成门级网表对关键路径进行了静态时序分析。关键词:DDSCORDIC相幅转换器综合频率合成AbstractAbstractIIlrecentdecadesboththeoreticalandpracticalprogresshasbeenmadeindirectdi百talfrequencysynthesistechniques.Becauseoftheshortfrequencyswitchingtimethehighfrequencyresolution,thecontinuoustransformationofphasethelowphasenoiseandotheruniqueadvantagesDDSiswidelyusedinradarcommunicationselectronicwarfareandothermilitaryareas.TherelatedcoretechnologyofcurrentDDSchipwasmonopolizedbyforeigncompaniesSOdevelopingDDSchipswithindependentintellectualpropertyrightswillhavebroadmarketprospectsandmilitaryapplications.Basedontheprojectofdirectdigitalfrequencysynthesizerofaresearchinstitute.throughindepthstudyofdesigntechniquesoftheabroadmainstreamDDS.TispaperproposesaDDSsoft.corewithClmICalgorithmbasedonthestructureoftraditionaldirectd酶talfrequencysynthesizerforspecificapplication.ThefrequencyconvertedtimeofthedesignedDDSsoftcoreisnsthebit.wideoffrequencycontrolwordis.thebit.wideofphasecontrolwordiSthebitwideofamplitudecontrolwordisl.andthefunctionofFM(frequencymodulation)PM(phasemodulation)andAM(amplitudemodulation)carlbeimplementedeasily.aftersynthesisingunderSMIC.umstandardcelltechnologylibrary,thesynthesizedresultsindicatethattheDDSsoft.corecanoperateinlMHz.andthesynthesizedareais.mmx.ramthegatenumberis.millionapproximately.AfterintroducingthecurrentsituationanddevelopmentofDDStechniquesanalyzingtheworkingprincipleandarchitectureofDDS.aswellastheCORDICalgorithmandit’SseveralarchitecturesforVLSIimplementation.ThenaccordingtodigitalASICdesignflow,thephaseaccumulator、phasemodulationadder、phase.to.amplitudeconverterandamplitudemodulationmultiplierinDDSsoftcoreareimplementedwithVeriloghardwaredeseriptionlanguageinregistertransferlevel(RTL).ThefunctionsimulationwithmodelsimandverificationbasedonFPGAarecompleted.Finally,thegate.evelnetlistofDDSSOjft.coreissynthesizedbyDCandthestatictiminganalyzerofcriticalpathsisfinished.Keywords:DDSCORDICphasetoamplitudeconverter,synthesisFrequencysynthesis玎独创性声明本人声明所呈交的学位论文是本人在导师指导下进行的研究工作及取得的研究成果。尽我所知除了文中特别加以标注和致谢的地方外论文中不包含其他人已经发表或撰写过的研究成果也不包含本人为获得江南大学或其它教育机构的学位或证书而使用过的材料。与我一同工作的同志对本研究所做的任何贡献均已在论文中作了明确的说明并表示谢意。签名:‘身寸应峰日期:b矽.cL.。关于论文使用授权的说明本学位论文作者完全了解江南大学有关保留、使用学位论文的规定:江南大学有权保留并向国家有关部门或机构送交论文的复印件和磁盘允许论文被查阅和借阅可以将学位论文的全部或部分内容编入有关数据库进行检索可以采用影印、缩印或扫描等复制手段保存、汇编学位论文并且本人电子文档的内容和纸质论文的内容相一致。保密的学位论文在解密后也遵守此规定.签名:导师签名:El瓤:导蛩。I|第一章引言第一章引言.研究背景..频率合成技术发展频率合成是指由一个或多个频率稳定度和精确度都很高的参考信号源通过频率域内线性运算产生具有同样稳定度和精确度的大量离散频率的过程。频率合成技术最早起源于世纪年代至今已有多年的历史。早期的频率合成器是由若干个晶体组成频率切换用人工实现输出频率的稳定度和准确度主要由晶体决定。这种合成方法后来被非相干合成技术代替但是非相干合成技术仍然没有摆脱掉使用多个频率源的命运而且研究由多块晶体组成的晶体振荡器是一个相当复杂的任务成本高极不经济。因此有人提出了使用只有一种频率源的相干合成法。由相干合成法实现频率合成的技术主要有以下几种方法【】J【l:直接模拟频率合成、间接频率合成、直接数字频率合成、DDSPLL混合式频率合成等:()第一代频率合成技术是直接模拟频率合成技术直接模拟频率合成法利用倍频(乘法)、分频(除法)、混频(加法与减法)及滤波从一个或几个参数频率中产生多个所需要的频率。该方法频率转换时间快(小于lOOns)但是体积大、功耗大目前己基本不被采用。()第二代频率合成技术是间接频率合成技术由于引入了锁相环(PLL)技术又被称为锁相式频率合成技术。锁相环合成法通过锁相环完成频率的加、减、乘、除运算。该方法结构简化、便于集成且频谱纯度高目前使用比较广泛但存在高分辨率与快转换速度之间的矛盾一般只能用于大步进频率合成技术中。()第三代频率合成技术是直接数字频率合成技术DDS它是由美国J.TiemcyB.Gold和C.M.Rader于年月提出的DDS技术是从相位概念出发直接合成所需波形的一种全新全数字频率合成原理它的出现标志着频率合成技术向第三代迈进。但由于受当时微电子技术和数字信号处理技术的限制DDS技术没有受到足够重视随着电子工程领域的实际需要以及数字集成电路和微电子技术的发展DDS技术日益显露出其优越性。()由于DDS的自身特点决定了它存在以下两个比较明显的缺点:一是输出信号的杂散比较大二是输出信号的带宽受到限制DDS和PLL相结合【】【】l刀的方法也是一种有效的方法称之为混合式频率合成技术(HybridFrequencySynthesis)。这种方法兼顾了两者的优点既有较高的频率分辨率又有较高的频谱纯度。DDS和PLL相结合一般有两种实现方法:DDS激励PLL的锁相倍频方式和PLL内插DDS方式。江南大学硕士学位论文..直接数字频率合成技术研究现状自从年提出直接数字频率合成(DDS)技术l这一概念以来DDS技术发展迅速以先进的集成电路制造工艺和数字信号处理理论为支撑直接数字频率合成器不断涌现】【】【如年LawrellceJ.Kushner提出了一种新型的复合式DDS结构它由一个低速高分辨率的DDS和一个高速低分辨率的相位累加器构成它具有高速低功耗的特点。同年Nathalic、Caglio等人介绍了一种时钟频率高达.GH的连续波GaAsDDS它由一个双相位累加器和一个单片的数模正弦转换器组成。年LoKe、Kun、Tan等人介绍了利用正弦和余弦的对称性来改进存储算法的技术减少了ROM的容量随着SiGaAs器件的发展DDS输出带宽的限制也逐渐被克服。还有一种DDS就是不需要使用ROM来存储波形量化值而是使用一种称为坐标旋转计算机算法【【】【】【l(Coordinaterotationdigitalcomputer坐标旋转数字计算机)代替ROM查找表算法直接计算出正弦值和余弦值。该算法是J.E.Voider在年提出的【l列【l】目的是为了方便三角函数的数字计算。它通过一系列简单的移位和加/减运算的迭代来实现矢量坐标的旋转同时这种算法易于VLSI硬件实现且容易引入流水线设计方法在提高运算速度数据吞吐量方面具有其独特的优势。除此之外各类商用的DDS芯片也不断地被研制出来如Qualcomm公司相继推出了Q、Q及Q时钟频率分别达到MH、MH、MH。而著名的AD(ANALOGEDEⅥCE)公司是世界上研发DDS产品的主要公司之一其推出的DDS系列产品从MHz到GHz不等具有代表性的产品如AD系列、AD系列等芯片内部采用了优化设计大多采用了流水线技术提高了相位累加器的工作频率进一步提高了DDS芯片的输出频率。表.例举了AD公司的几个典型系列的DDS产品及相关参数Il。。表II典型系列的DDS芯片及相关参数Tab.TypicalDDSchipsandrelatedparameters型号时钟频率频率调制字电源输出频率宽度(v)分辨率分辨率(位)(位)(Hz)ADMHz..串行.ADMHz..串行ADMHz.".lO串行O.ADMHz.~.串行并行.ADMHz.~.卑行}并行lADMHz..串行.ADMHz..串行.ADGHz..串行.然而与国外相比国内对直接数字频率合成技术的研究起步比较晚研究水平也相对落后。近几年在国家对集成电路产业大力扶持下国内集成电路设计能力和制造工艺水平有了一定的提高这些因素都直接推动了直接数字频率合成技术的发展。第一章引言目前国内对DDS的研究主要集中在国内各大军事领域的研究机构和高等院校据文献‘报道中国科学院半导体研究所在新型高速直接数字频率合成(DDS)芯片研制中取得了突破性进展采用O.微米常规互补金属氧化物CMOS工艺研制出合成时钟频率达千兆赫兹的新一代无需ROM(ROM.LESS)的高速低功耗直接数字频率合成芯片。目前就速度指标而言在国际同类芯片中处于领先地位比国际上报道的类似芯片的合成时钟频率.千兆赫兹还要高。随着DDS技术越来越广泛地应用于军事通信领域而与DDS相关的核心技术被国外一些公司所掌握。因此开发拥有自主知识产权的DDS技术己经成为我国科技工作者当今主要的研究内容并必将对我国现代电子战发展国防力量增强方面产生深远的意义。.本文主要完成的工作及组织结构在论文工作期间作者查阅了大量与DDS技术相关的资料系统地研究了DDS的结构设计完成了一个电源电压为.v、时钟频率为MHz、频率切换时间为ns、频率控制字为位、相位控制字位为位、幅度控制字为位、频率分辨率高达.x~Hz、相位分辨率为zr/、同时可以实现信号的频率调制、相位调制和幅度调制功能的直接数字频率合成器。本文主要的工作是在分析成熟的DDS系统结构基础上基于数字ASIC正向设计流程对DDS中数字部分的各个模块进行前端设计并采用modelsim仿真工具对各个模、块进行了功能仿真验证了设计的准确性。同时采用DC(DesignCompiler)综合工具针对中芯国际SMICO.um标准单元工艺库对DDS软核进行逻辑综合增加了一定的约束条件最终实现电路综合与优化。本文主要的组织结构如下:第一章介绍了频率合成技术的发展讨论了直接数字频率合成技术研究现状以及研究的意义。第二章介绍了直接数字频率合成器的基本理论和系统结构以及CORDIC算法及其几种VLSI实现结构。第三章介绍了数字ASIC设计流程和相关技术。第四章确立了本文所要设计的DDS相关参数并对DDS系统进行了RTL设计。第五章对设计的DDS软核进行模块级和系统级的功能仿真、FPGA验证。第六章对DDS软核进行了逻辑综合并对关键路径进行了静态时序分析。第七章总结与展望。.小结本章首先介绍了频率合成技术的发展历程并重点介绍了国内外直接数字频率合成技术的研究状况以及研究具有自主知识产权的DDS的意义。最后介绍了本文的研究工作和论文的组织结构。江南大学硕士学位论文第二章DDS原理与CORDIC算法.DDS基本理论直接数字频率合成(DirectDigitalSynthesizer)技术是由美国学者J.TierncyB.Gold和C.M.Rader于年提出的IDDS技术是从相位概念出发直接合成所需波形的一种全新的全数字技术它的提出对频率合成技术的发展具有革命性的影响。它具有频率转换快、频率分辨率高、低相位噪声和低漂移、相位连续、易于实现各种调制功能易于集成等特点但是由于在具体实现中都会采用相位截断技术它的杂散抑制比较差因此对于如何提高杂散抑制已经成为研究DDS的一个热点问题。..DDS的工作原理采用直接数字频率合成技术研制成的设备称为直接数字频率合成器具体的工作原理框图如图.所示【从中可以看出直接数字频率合成器主要由相位累加器、相幅转换器、数模转换器(DAC)、低通滤波器(LPF)组成。图DDS工作原理Fig.PrincipleofDDS具体的工作原理:F删为频率控制字cik为系统时钟相位累加器在clk时钟控制下以F州为步长进行累加产生代表所要合成信号相位的累加和经过相幅转换器转换为正弦量化阶梯波形再通过数模转换器转换成连续的模拟波形最后经过低通滤波器滤除掉不需要的频谱分量输出频谱纯净的正弦信号。DDS就是利用采样定理来实现的图.为经过采样后的正弦波图中最小时间间隔为t也就是最小采样周期如公式(.)所示:At:士(.)FcIk、同时最小相位间隔如公式(.)所示:=力Z垃()现假设一个正弦波周期内有Ⅳ个采样点那么如公式(.)所示:=歹n"联合公式(.)、公式()、fo=争第二章DDS原理与CORDIC算法()公式()可以得到:()率即频率分辨率。如果每隔F坩个采样点输出一个数据):(.)、公式(.)可以得到输出频率:()()从公式()、()qhnI以得到只要改变频率控制字F洲、控制字字长N和输入的时钟频率F。nc就可以改变输出频率和频率分辨率。/l。'clk图.正弦波采样图Fig.Samplingofsinewave..DDS的主要特点和应用由于DDS技术采用完全不同于传统频率合成的方法因而具有频率切换时间短、频率分辨率高、相位变换连续、低相位噪声和低漂移等许多传统的频率合成方法所不具备的特点【】:频率切换时间短频率切换时间主要和输入时钟Folk有关一般在ns数量级如本文的F。珏【MHz那么频率切换时间为ns。频率分辨率高由公式()nfi"知频率分辨率f与输入频率控制字的字长N有关N越大分辨率f越小由于N一般取较大的值因此f极高。相位连续当输入控制字从一个数值向另一个数值变换时合成输出信号在频率切换过程中是平稳过渡的相位上保持了连续性这也是DDS独特的一个特点。低相位噪声和低漂移出式妨触螂公惝妫。一k砩k|z~嘲。一k棚讥丁筹抄赋《)(F.k丁.批L胎如一.一一L霄m吵.一.一.一一.一。一.一一.一。一.一下r一一江南大学硕士学位论文由于DDS输出信号的频率稳定度和相位噪声是由参考频率源的频率稳定度和相位噪声决定的而一般的参考频率源是由固定的晶振产生因此DDS的相位噪声和漂移特性比较好。杂散抑制比较差由于在具体实现过程中都采用了相位截断技术而且DAC的位数有限所以DDS的杂散抑制比较差。DDS技术正因为具有以上所提到的独特优点而被广泛地应用于雷达通讯、电子对抗、仪器仪表等领域【J。DDS在雷达中的应用在机载雷达中频率合成器主要被用来补偿由于机载平台的运动和天线波束对地扫描的变化产生的地杂波回波所引起的多普勒频率。DDS在通信中的应用在移动通信中DDS凭借频率稳定度高、频率转换快、体积小的特点和容易实现频移键控二进制相移键控等多种调制方式而被广泛应用。在数字接收机中可以作为一个理想的本振源。DDS在电子战中应用在电子战中为了提高通信电台的抗干扰能力常采用调频方式。因此DDS可以被用作为跳频信号源。DDS在仪器仪表中应用在现代电子测量仪器中采用DDS技术实现任意波形发生器是当代最新的信号源它可以产生正弦、余弦、方波、三角波等常用的波形还可以通过各种编辑手段产生传统函数发生器所不能产生的任意波形。.CORDIC算法的基本理论在数字信号处理领域中常常会遇到诸如矢量旋转、三角函数运算、指数函数运算等基本数学函数的计算问题为了解决这些计算问题Lvolder于年提出了CORDIC(坐标旋转计算机)算法【l】【该算法的基本思想是用一系列固定的与运算基数相关的角度不断地偏摆从而逼近所需的角度从本质上讲CORDIC算法是一个数值线性计算逼近算法。由于固定的角度序列与运算基数有关运算可以通过简单的移位和加、减操作实现其相应的VLSI结构也是比较简单。在CORDIC算法基础上walther于年提出了统一的CORDIC算法并且随着VLSI技术的发展使得CORDIC算法的应用前景变得越来越广阔。CORDIC算法已经广泛应用于离散傅立叶变换、三角函数计算、矩阵特征值求解、线性预测参数求解等方面。第二章DDS原理与CORDIC算法..CORDIC算法Fig.Figureofcoordinaterotation图为坐标旋转图初始向量%巧)依据一定的角度序列按顺时针或逆时针方向旋转逐渐逼近目标向量l球)。假设旋转N次每次旋转的角度为谚则第i次的旋转公式表示为:产:一I黑’()【‘l=(ECOSXsin够)提出cose后伊邓os鳅誓协篡’()【rl=cosO,(Y,Xftanq)可以选取每一步旋转角度毋=arctan(一)那么旋转角度应该为:=i()此时tanO,=一代入公式(.)中得到公式(.):JXMCOSOi(Xiit,j。’()【yMCOS够(‘罗iXi‘)不考虑cos够公式()经简化后:{(Xi:iYi小)()【l=(L一万Xi一。)从公式(.)qh可以容易看出整个算法只有简单的移位和加、减操作。现在考虑系数s谚每一步迭代的系数cos=cos(arct一)为了得到最终的计算结果需要计算出所有对应i值的oosO,并全部相乘记为常量K也可称为模校正因子因为cosO=所以:K=垂嘲破跞电压一o.眈江南大学硕十学位论文同时引入角度变量互z:f表示旋转向量与目标向量之间的差值:Zjl=(Ziarct。)()其中决定了旋转的方向瞑=l表示按逆时针方向旋转=.表示按顺时针方向旋转。以下以初始角度为。目标角度。为例详细分析角度旋转逼近的具体过程。如图.所示:J//Jr图旋转角度逼近过程Fig.Processofapproachingforrotatedangle具体分析如下:初始角度为。因。<。逆时针旋转arctan()=。所以角度变为。因。>。顺时针旋转arctan(叫)=.o所以角度变为。.。=.。因.。<逆时针旋转arctan()=.。所以角度变为.。.。=.。因.。>r顺时针旋转arctan()=.。所以角度变为.。..。=.。因.。<。逆时针旋转arctan()=.。所以角度变为.。.。=.。因.。<。逆时针旋转arctan()=.。所以角度变为.。.。=.。因.。>。顺时针旋转arctan()=.。所以角度变为.。..。=.。因.。<。逆时针旋转arctan()=.。所以角度变为.。.。=.口因.。>。顺时针旋转arctan(。)=.。此时角度变为..。.。再继续旋转下去得到最终旋转后的角度与目标角度。非常接近。..统一的CORDIC算法在CORDIC算法基础上walther于年提出了统一的CORDIC算法】统一的CORDIC算法在原先CORDIC算法基础上引入了一个坐标系统参数nl根据m的取值CORDIC算法有三种模式:线性模式(m=)、双曲模式(m=一)、圆周模式(m=)使得向量旋转反正切运算指数运算等更多的函数计算变得可能。引入参数m后公式(.)改为():I置=(墨帕巧){Zl=(Z一Xi)(.)lZf。=(互e)第二章DDS原理与CORDIC算法ftanh。(q)当m=时谚={叫当m=o时()Iaretan(叫)当m=l时表统一CORDIC算法Tab.UniformCORDICalgorithmZII趋于Yn趋于圆周模式(m=.)XiA。IxoCOS(Zo)一ysin(Zo)xnl一。x。y。Yil=A。Ixosin(Zo)ycos(Zo)乞l=‰arctaIl(丝)‰双曲模式(m=)Xil=AhIxocosh(Zo)yosinh(Zo)x。l=AhXy。Yil=AhIxosinh(zo)yocosh(zo)乙l=zoarctan一(丝)%线性模式(m=)XiXoXnXoYil=YoxoZo乙l=%丛%.CORDIC算法的VLSI实现结构根据公式.可以知道CORDIC算法的实现主要是通过移位和加法减法束实现因此其VLSI结构中用到了移位器和加法器由于CORDIC算法是一个迭代算法每一次的迭代运算都是相同的每迭代一次运算精度提高一位。因此实现CORDIC算法的硬件结构主要分为单步循环迭代结构和高速流水线平行结构。..单步循环迭代结构图.是CORDIC算法比较传统的循环迭代VLSI结构该结构将初始值通过二选一选择器输入到迭代结构中计算出第一次的迭代结果后反馈到输入端口再通过二选一选择器输入到迭代结构中依次循环直到计算出满足精度的结果。它通常是在计算时间不是很严格的情况下采用它通过同一个结构循环迭代在每一个时钟周期内计算一次迭代它的优点是硬件开销小可是存在一个缺点就是计算速度慢例如计算一个级的迭代需要延时个时钟周期才能计算出最终结果。因此CORDIC算法循环迭代结构很难满足高速数字信号处理要求。江南大学硕七学位论文K=.OZ图CORDIC算法循环迭代VLSI结构Fig.VLSIarchitectureofcirculatediterationofCORDICalgorithm..平行展开结构为了使CORDIC算法满足高速度要求我们将循环迭代结构完全展开形成平行展开结构【如图所示:Ke\l盅超嘏\¥二\髟乙ji髟Z/』甲甲!【d芏\v/\X列\XZJ』甲甲li!\Z丘\Z纠髟图CORDIC算法高速流水线结构Fig.HigllspeedpipelinearchitectureofCORDICalgorithm第二章DDS原理与CORDIC算法在平行展开结构中只要在每一级的计算过程中插入流水线寄存器就可形成高速全流水线结构这种结构采用N个相同的单步迭代结构在一个时钟周期内并行工作由于这些单步迭代结构同时工作平均完成一次计算结果只需要一个时钟周期可以不间断地输出计算结果这种结构的一个主要优点就是计算速度快相比上节提到的循环迭代结构在速度上提高了N倍但是由于将单步迭代结构复制了N倍也使得硬件开销变成循环迭代结构的N倍这是一个以增加硬件开销来换取速度提高的一个典型。..粒度迭代结构文献【】提到的粒度迭代结构本质上是循环迭代结构与平行展开结构的结合是考虑了面积和速度两个因素而取的一个折衷结构。该结构是将单步迭代单元复制n倍后再将输出结果反馈到输入端形成循环迭代结构只是每一次的循环中由原来的单步迭代单元变成个单步迭代单元n被称为粒度n的选取可以根据具体的设计要求如计算精度、速度、面积等参数来共同确定。图.为粒度n的一个粒度迭代结构。K=o.图CORDIC算法粒度迭代结构Fig.GranularityiterationstructureofCORDICalgorithm.小结本章首先对CORDIC算法进行理论推导然后结合算法公式在参阅相关文献的基础上提出了种实现CORDIC算法的VLSI结构:循环迭代结构、平行展开结构、粒度迭代结构为CORDIC算法的硬件实现打下基础。江南大学硕十学位论文第三章数字ASIC设计流程.数字ASIC设计流程专用集成电路(ApplicationSpecificIntegratedCircuits)是指应特定用户要求和特定电子系统的需要而设计、制造的集成电路它的特点是面向特定用户的需求品种多、批量少要求设计和生产周期短它作为集成电路技术与特定用户的整机或系统技术紧密结合的产物与通用集成电路相比具有体积更小、重量更轻、功耗更低、可靠性提高、性能提高、保密性增强、成本降低等优点。专用集成电路设计是当今集成电路设计中一个重要的研究热点它包括数字ASIC设计、模拟ASIC设计、数模混合ASIC设计、射频ASIC设计等几种分类本文的研究重点是数字ASIC设计因此有必要介绍一下数字ASIC设计流程【如图.所示可以分为以下几个步骤:算法级设计:在完成算法分析基础上对算法进行建模可以采用C语言来完成对于一些与信号处理相关的算法也可以采用matlab来完成建模。RTL设计:RTL指的是寄存器传输级描述在算法建模完成基础上确定系统功能的实现方案采用verilogHDL或VHDL描述算法。功能仿真:采用仿真工具如verilogXL、modelsim、VCS等对用硬件描述语言描述的RTL级代码进行功能仿真验证逻辑上的正确性。逻辑综合:逻辑综合就是将RTL代码映射到具体的工艺库加以实现它是以芯片制造商的工艺库为支撑可以对芯片的时钟频率、面积、端口的驱动能力等参数进行约束综合工具自动综合出符合约束条件的门级网表。此时的门级网表已经包含了工艺库中的时序信息。门级仿真:与前面的功能仿真不同之处在于门级仿真的对象是综合后的门级网表由于门级网表已经包含了工艺库中的时序信息因此需要芯片制造商的工艺库支持此时的时序信息是由工艺库中的模型估算出来的并不是实际的延时信息。布局布线:这一过程需要借助自动布局布线工具完成芯片的布局与布线设计通常也称为后端设计。参数提取:由于布局布线都已经确定因此可以通过参数提取工具从版图中提取出实际的连线电阻、连线电容等分布参数来计算出实际的延时。后仿真:将上一步提取出来的分布参数反标注到门级网表中进行包含实际门延时、连线延时的门级仿真。这一步主要是进行时序模拟考察增加连线延时后时序是否仍然满足设计要求。流片:交付给芯片制造商进行芯片的生产。第三章数字ASIC设计流程算法级设计上RTL设计占功能仿真一古。逻辑综合山门级仿真测试生成一专一一一布局布线参数提取士最伤真一亨一一一‘流片图一lASIC设计流程Fig.ASICdesignflow.数字ASIC设计方法数字集成电路设计方法主要包括全定制设计与半定制设计两种。对于数字ASIC设计而言主要采用半定制设计方法因此本节主要介绍该方法。半定制设计方法包括基于门阵列的ASIC设计和基于标准单元的ASIC设计‘。..门阵列ASlC设计方法门阵列包括规则的行和列的晶体管结构。每一个基础元件或门包含着相同较少数量的未连接的晶体管。事实上门阵列中的晶体管在开始时都是未连接的。这种情况产生的原因是因为器件的连接完全是由你所从事的设计所决定。一旦你完成设计布线软件就能算出哪些晶体管要进行连接。首先设计中的低层次功能模块会被连接到一起。例如六个晶体管能连接成一个D触发器。这六个晶体管在物理定位上彼此非常接近。在你设计中的低级别功能块被布局完成后这些门阵列将被连接到一起。软件将继续这一过程直到整个设计完成。ASIC提供商生产大量包含门阵列的未布线模型这些模型能满足各种门阵列使用者的要求。一个集成电路中包含多种材料的布线层这些材料包括:半导体(硅)、绝缘体(氧化物)、还有导体(金属)。一个未布线模型使用了除最后起门连接作用的金属江南大学硕士学位论文层外的所有介质。一旦你的设计完成销售商只需连接上最后的金属层就可以完成你的芯片。门阵列的优点是它有非常快的周转期。另外因为销售商能为多家客户生产大量未布线阵列所以每一家所分摊的开发费用就相对较低这也被称为非经常性花费(NRE)。..标准单元ASIC设计方法标准单元ASIC是对已经完成连接和紧密布线的晶体管单元进行设计这些单元包括D触发器加法器计数器等。ASIC设计师连接这些标准单元就像他把一些TTL管壳连接到PC板上一样。标准单元ASIC的布局软件试图将这些元件放在模型上并尽可能高效的把它们连接起来。因为每个单元包含生产和连接晶体管的所有布线层并且因为每一个用户的设计不同所以每个标准单元ASIC必需从头开始设计。这就导致了它的周转时间远大于门阵列。每一次光刻都是针对每一个特定客户的特定层的。因此客户们不能像门阵列那样共同分担标准单元ASIC的开发经费。标准单元设计方法的优点是定型后的管芯大小明显小于完成相同功能的门阵列。对一个门阵列来说管芯大小是固定的并且阵列中很多晶体管根本没有得到使用。对于标准单元设计来说只有那些设计需要的晶体管才被放在管芯中。小的管芯面积可以使每片晶圆上能产出更多的管芯也就使每一个管芯的成本降低。这一点对于大量应用的产品来说是一个巨大的优点。另外如果制造商的设计库中有所需的复杂单元标准单元ASIC可直接使用。例如很多制造商的设计库中都有微处理器核如果用门阵列来实现的话这些单元会很难设计并会占用很大的面积而用标准单元ASIC来实现就不会出现这种问题。.数字ASIC设计相关技术数字ASIC设计是一项比较复杂的工程仅按照以上完整的设计流程进行ASIC设计也不一定能确保设计结果的正确性因此衍生出了许多与ASIC设计相关的技术:可综合技术、DFT技术、低功耗设计技术、静态时序分析技术等等【】..可综合技术目前的逻辑综合工具已经十分完善功能也日益强大但并不是十全十美的逻辑综合工具不支持一些难以实现的复杂电路的综合。同时由于verilogDHL本身的特点决定了很多符合语法规则的语句不能够被综合成电路因此在进行RTL设计时必须要考虑代码的可综合性不能一味地依赖综合工具。为了保证代码的可综合性和综合结果J下确性必须遵循以下几点建议:了解综合器的性能特别要了解综合工具支持的verilogHDL可综合语法以合理的代码引导综合工具综合出最优的硬件电路。尽量采用同步电路设计如果有异步电路设计须与同步电路设计分开。将输出寄存器化便于时序分析。在设计的顶层避免胶合逻辑的出现。第三章数字ASIC设计流程对于状态机设计将状态机分成组合逻辑和时序逻辑两部分。尽量避免锁存器的出现。如果使用时钟的两个沿触发时需单独构造一个时钟生成模块..可测性技术随着专用集成电路规模的增大复杂度的提高而芯片的引脚相对于门数越来越少使得电路的可测试性和可控制性降低电路测试变得越来越困难。可测性设计DFT(designfortest)的出现从根本上解决了集成电路的测试问题。DFT技术是试图增加电路中信号的可控制性和可观察性同时产生一个成功的测试程序以确定电路是否正常工作。早期的DFT技术大多采用AdHoc技术而后发展起来的DFT技术是结构化的测试方法主要有扫描技术和内建自测试BIST技术我们应根据具体的设计有针对性地选择这些方法实现设计的最大可测性。..低功耗技术芯片规模的不断扩大使得芯片的功耗问题变的日益突出功耗增大直接导致芯片散热设计和封装成本越来越高进而影响芯片的可靠性和芯片的使用寿命所以低功耗设计技术对于芯片设计的成败是至关重要的。低功耗设计技术根据介入系统设计阶段的不同可以分为:系统级、算法级、RTL级、逻辑级、物理级低功耗设计。系统级低功耗设计:在设计中增加功耗管理电路避免不必要的功耗浪费。同时可以采用分布式数据处理方法。算法级低功耗设计:在编码技术上采用格雷码编码减少翻转动作来降低功耗对于状态机选择适当的编码方案。RTL级低功耗设计:RTL代码最终实现的是电路电路结构会对功耗产生重大影响因此采用合适的结构可以降低功耗主要的结构包括:并行结构、流水线结构、异步电路结构以及对存储器进行分块访问等。逻辑级低功耗设计:逻辑级低功耗设计主要包括插入门控时钟、预计算、操作数隔离和多阈值电路技术四个方面。物理级低功耗设计:主要包括对版图的优化、采用硅绝缘体SOI技术等。..静态时序分析技术随着设计规模不断地增大传统的基于动态仿真的时序验证方法已经越来越成为设计的瓶颈静态时序分析技术的提出为超大规模集成电路的验证找到了一个解决方法它可以分析电路中所有的路径并决定设计是否能够在规定的时钟频率下运行而且验证时间远远小于动态仿真。但是静态时序分析不能验证设计的功能设计功能的验证还是需要利用动态仿真来完成因此静态时序分析和动态仿真各有优缺点相互补充才能保证设计的J下确性和可靠性。江南人学硕士学位论文.小结本章对数字ASIC设计流程作了一下介绍并对与数字ASIC设计相关的可综合技术、DFT技术、低功耗设计技术和静态时序分析技术做了适当的讨论。第四章DDS系统RTL设计第四章DDS系统RTL设计.DDS系统模块划分与参数的确立..DDS系统模块划分对于超大规模数字系统设计而言自顶向下的设计思想仍然是划分系统模块的一个主要依据因此本文也采用自顶向下的设计思想架构出了DDS中数字部分的整体结构完成了各个子模块的划分DDS系统主要由相位累加器、调相加法器、相/幅转换器、调幅乘法器组成该结构能够完整的实现调频、调相、调幅功能具体的系统框图如图.所示:Acw图lDDS系统中数字部分的框图Fig.DiagramofdigitalpartsinDDSsystem..DDS系统参数确立DDS系统模块划分后对本文所设计的DDS系统的一些参数进行了定义:系统时钟的最高频率疋雎=MHz彳例的位宽为‰的位宽为凡的位宽为那么可以得到:频率分辨率Ⅳ=百l"clk=.xHz(F。ll【=MHzN=)。频率切换时间为lOns。根据耐奎斯特定理i可以知道最大输出频率为输入时钟的一半即C一=等=MHz(Fcll【=MHz)而实际输出信号的最高频率为时钟频率的%即最高输出工作频率为MHz。相位分辨率p:簪:簪(P=为相位控制字位宽)。同时也对DDS系统的输入输出端口做了定义如表所示江南大学硕士学位论文表.DDS系统端口说明Tab.DeclarationofDDSsystemports端口说明I/O位宽注释cw输入幅度控制字F跚输入频率控制字P输入相位控制字Reset输入系统复位信号Fc曦输入系统时钟s诹输出正弦输出信号Cosin输出余弦输出信号{数据一数据二{数据三数据四:数据五:数据六:::数据一:数据=:数据三i数据四i数据五i:::数据一:数始::数据三:数捌四l:II::数搬一:数据二:数据三iIIII烈馓一I飘弼一I烈稍=:.上i一.ll数据一数据二lIIII势(r搬一I柳|££一:IIIII一‘I一一:::I。:::数据一}IIII’“”:IlII::StageI:Stage:Stage:Stage:Stase:Stagei第四章DDS系统RTL设计因素择优设计。.相位累加器设计DDS中的相位累加器【】如图.所示相位累加器由加法器和寄存器级联而成主要实现相位输入的累加功能。在每一个输入时钟Fclk边沿处输入的频率控制字F。w与寄存器的输出进行相加将相加的结果送入寄存器寄存器将加法器在上一个时钟所产生的相位数据反馈到加法器以使加法器在下一个时钟作用下继续与频率控制字相加。这样相位累加器在时钟作用下实现了相位累加。相位累加器的输入为F。w它代表了频率信息。F。w的数值越大即累加的步长越大输出信号的频率也就越大。相反F。w的数值越小累加的步长也越小输出信号的频率也越小。因此通过改变F。w的大小可以控制输出信号的频率。频率控制字F量化序列时钟Fclk图.相位累加器图Fig.Diagramofphaseaccumulator相位累加器的运算速度关键在于加法器的速度为了提高加法器的速度采用流水线加法器。由于输入的频率控制字为位因此将加法器分成级流水线每一级采用超前进位加法器由于采用了超前进位加法减少了进位延迟时间。流水线加法器的结构如图.所示它将一个位加法器拆分成个位加法器和额外多出的流水线寄存器完成一个完整的运算需要六个子操作过程。:图六级流水线累加器结构Fig.Architectureofsixstagepipelineaccumulator江南火学硕士学位论文.调相加法器设计调相加法器的设计比较简单只是实现相位控制字‰与相位累加器输出的累加和之间的加法运算由于加入了调相加法器使得相位可调变的可能由于两个加数的位数是位和位位数较低因此采用并行加法器来实现。图.为调相加法器示意图。‰L并行加法器S绷W图.调相加法器Fig.Phasemodulationadder.相/幅转换器设计相位/幅度转换器电路是DDS系统中一个关键模块该电路通常采用ROM方式来实现截取相位累加器位累加和的高位作为ROM的地址输入而后通过查表运算输出所需波形的量化数据。然而查找表法面临的一个主要问题是ROM的容量会随着地址位数的增加成指数关系递增从而消耗很大的ROM资源因此如何减少硬件开销成为设计相/幅转换器的一个重要问题。为了从根本上解决硬件开销过大的问题本课题中的相/幅转换器设计没有采用查找表方式而是采用了CORDIC算法来实现相/幅转换通过CORDIC算法直接计算出正、余弦值。具体的相/幅转换器设计采用的结构如图所示:图相/幅转换器结构Fig.Architectureofphasetoamplitudeconverter以下是对相/幅转换器中的CORDIC运算器控制器等模块分别进行详细设计。..CORDIC运算器设计相位累加器的输出为位累加和由于相位数值的分辨率并不要求很高所以通过截位器只截取了高位作为相/幅转换器的输入由于CORDIC算法的所能覆盖的第四章DDS系统RTL设计角度范围为imso.为了能够达到伊伊】角度的全覆盖通常采用增加迭代法和分象限法来解决角度覆盖问题。本文采用分象限法因为输入角度位宽为位二进制表示为blsblbbo高位blsblb将整个相位区间分为个子区间bb表示第一~第四象限并输入到控制器产生代表象限信息的控制信号。b表示区间卜。。】现要将输入角度转换到。】范围内具体设计是通过采用一个取补器和二选一选择器来实现角度转换即当b为“”时相位输入的低位取补为“”时

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