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基于多CORDIC核结构的直接数字频率合成器设计.pdf

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上传者: xl46512 2012-05-08 评分 0 0 0 0 0 0 暂无简介 简介 举报

简介:本文档为《基于多CORDIC核结构的直接数字频率合成器设计pdf》,可适用于IT/计算机领域,主题内容包含华中科技大学硕士学位论文基于多CORDIC核结构的直接数字频率合成器设计姓名:彭帅申请学位级别:硕士专业:微电子学与固体电子学指导教师:张科峰华中科符等。

华中科技大学硕士学位论文基于多CORDIC核结构的直接数字频率合成器设计姓名:彭帅申请学位级别:硕士专业:微电子学与固体电子学指导教师:张科峰华中科技大学硕士学位论文摘要几乎所有的复杂电子系统中均需要一个稳定、精确的频率源。随着现代通信、雷达、电子对抗等技术的发展要求宽频带、高分辨率、捷变频、高稳定度的频率合成器。本文在充分总结前人对频率合成技术研究的基础上提出一种多CORDIC核结构的直接数字频率合成器并对其进行了系统级和RTL级的仿真。为了体现新结构的性能优点将多CORDIC核结构直接数字频率合成器和传统单CORDIC核结构直接数字频率合成器的部分性能参数进行了比较。比较的结果表明多CORDIC核结构的直接数字频率合成器输出频率带宽为单个CORDIC核结构直接数字频率合成器输出频率带宽的n倍(n为CORDIC核个数)而且在低频段也能大大改善输出频率性能。多CORDIC核结构的直接数字频率合成器为了达到较宽的输出频率带宽必然要求电路时钟频率较高因此采用全定制ASIC实现是最佳方案。但由于全定制ASIC流片成本高设计周期长故只采用FPGA对多CORDIC核结构直接数字频率合成器的数字部分进行了验证。最后使用片上在线逻辑分析工具Chipscope对FGPA输出结果进行了测试测试结果满足要求。系统仿真和FPGA验证结果均表明多CORDIC核结构直接数字频率合成器能够大大改善频率合成器性能。关键词:直接数字频率合成器CORDIC算法FPGAI华中科技大学硕士学位论文AbstractAlmosteverycomplexelectronicsystemneedsastableandaccuratefrequencysynthesizerAsthemoderntechnologylikemodernelectroniccommunication,Radar,electroniccountermeasurestechnologyisdevelopingfast,frequencysynthesizerwithwidefrequencyrange,highfrequencyresolution,fastfrequencyswitchingandhighstabilityisneededInthisdissertation,amultiCORDICstructuredirectdigitalsynthesizerisproposed,whichispartiallybasedontheexistingresearchbytheformerresearchersThisnewstructureissimulatedbothinsystemlevelandRTLlevelInordertoprovetheadvantagesofthenewstructure,somespecificallyparametersarecomparedbetweenmultiCORDICstructuredirectdigitalsynthesizerandtraditionalCORDICstructuredirectdigitalsynthesizerTheresultsindicatethatthenewstructure’soutputfrequencyrangegetntimesimprove,andtheoutputfrequencygetbetterperformanceinlowfrequencyInordertogetthehighfrequency,thecircuitneedtoworkwithhighclockfrequency,sofullcustomdesignASICmustbethebestchoiceButwithaviewtothehighcostofmanufactureandthelongdesigncycle,themultiCORDICstructuredirectdigitalsynthesizerisonlyimplementedbyFPGAThetestingresultofChipscopequitefittherequirementBothThesystemRTLlevelsimulationandFPGAimplementindicatedthatmultiCORDICstructuredirectdigitalsynthesizercangreatlyimprovetheperformanceoffrequencysynthesizerKeywords:DirectDigitalSynthesizerCORDICAlgorithmFPGAII独创性声明本人声明所呈交的学位论文是我个人在导师的指导下进行的研究工作及取得的研究成果。尽我所知除文中已标明引用的内容外本论文不包含任何其他人或集体已经发表或撰写过的研究成果。对本文的研究做出贡献的个人和集体均已在文中以明确方式标明。本人完全意识到本声明的法律结果由本人承担。学位论文作者签名:年月日学位论文版权使用授权书本学位论文作者完全了解学校有关保留、使用学位论文的规定即:学校有权保留并向国家有关部门或机构送交论文的复印件和电子版允许论文被查阅和借阅。本人授权华中科技大学可以将本学位论文的全部或部分内容编入有关数据库进行检索可以采用影印、缩印或扫描等复制手段保存和汇编本学位论文。保密在年解密后适用本授权书。本论文属于不保密。(请在以上方框内打“”)学位论文作者签名:指导教师签名:年月日年月日华中科技大学硕士学位论文绪论在现代通信和雷达系统中经常要用到大量精准的频率信号。例如在无线通信系统中蜂窝通信要求产生在MHz频段并以KHz步进的载波信号。为此信号频率稳定的要求必须优于。特别在跳频或者雷达系统中要求频率合成器有在上GHz频段上搜索扫描频点的能力,。频率合成器的频带宽度和捷变频速度直接决定了系统的扫描带宽和扫描速度也就直接决定了系统性能的优劣。频率合成器作为电子系统必不可少的信号源很大程度上决定了系统性能的优劣因而常称之为电子系统的“心脏”。频率合成技术发展概述频率合成技术起源于二十世纪年代早期的合成器是由一组晶体组成的晶体振荡器需要多少个频率就得要多少个晶体。晶体是由人工操作控制接入和断开。其频率准确程度和稳定程度是由晶体的准确程度和稳定程度来决定很少与电路有关。随着频率合成技术的发展上述的合成方法被非相干合成的频率合成方法所代替。非相干合成法虽然也使用晶体但是它的工作方式是以少量的晶体产生许多频率。因此与早期的合成方法比较非相干合成的频率合成降低了成本提高了频率稳定性。虽然非相干合成法比以前的合成方法有了较大提高但是研制由多块晶体所组成的晶体振荡器是一个非常复杂的任务而且成本较高所以随后人们继续进行研究提出了相干合成法。相干合成法就是由一个准确度和稳定度达到要求的参考源产生许多频率的方法与非相干合成法的主要区别就是在频率合成过程中使用的频率源的数目不同。相干合成用了许多晶体振荡器而相干合成只使用了一个频率源。因此在相干合成装置中输出频率的稳定度与参考源相同且有利于各个频率之间相位的一致性。最早的相干频率合成方法是直接频率合成(DirectFrequencySynthesizer)直接频率合成是谐波发生器、滤波器、倍频器、分频器和混频器的组合是由一个或者多个参考频率源来合成某个特定的频率,。直接频率合成具有频率变换快频率分辨率华中科技大学硕士学位论文高低相位噪声和工作频率高的优点。但是它所采用的硬件设备要比其它方法复杂而且体积庞大输出端会出现无用寄生频率这就要求用高性能的滤波器因此成本昂贵这种缺点大大抵消了其在多功能、速度以及灵活性等方而的优点故该方案已基本被淘汰。锁相环(PhaseLockedLoop简称PLL)频率合成技术产生于世纪年代也叫间接频率合成。它包括鉴相器、压控振荡器和分频器等电路原理比直接式频率合成复杂但由于已有专门的集成芯片所以外围电路简单。这种频率合成体积小、重量轻、对能量要求低、稳频以及杂散性能好、调试简便但频率转换时间较长使得其难以具备捷变频功能。年美国学者TierncyJ,RaderCM和GoldB提出了以全数字技术从相位概念出发直接合成所需波形的一种新的频率合成原理称之为直接数字频率合成器(DirectDigitalSynthesizer,简称DDS)。限于当时的集成电路制造水平它的性能指标不能与已有的技术相比所以没有一受到重视。上世纪末本世纪初随着数字电路的发展直接数字频率合成技术应运而生为实现宽带高精度捷变频带来希望。直接数字频率合成器优缺点如下:优点:()频率切换速度快()极高的频率分辨率()频率切换时保持相位的连续性()相对带宽很宽()全数字化实现便于单片集成。缺点:工作频率受到限制相噪及杂散相对较高。表各种频率合成技术的比较频率合成器种类频率转换速度频率分辨率输出频率范围频谱杂散DS高高宽高PLL较低低宽较低DDS高很高较窄较高华中科技大学硕士学位论文现代跳频通信、雷达系统、电子对抗等都要求具有高切换速度、高精度、宽频段、低功耗、集成度高的频率综合器。由表的对比可以看出直接数字频率合成器具有以上几乎全部的优点所以DDS理所当然的成为了追求高性能频率合成技术的重要突破点。DDS技术现状和发展趋势现阶段实现DDS方法主要是基于正弦ROM表的查表法。查表法DDS主要由参考频率源、相位累加器、正弦ROM、DA转换器和滤波器等组成查表法DDS的结构原理图如图所示。图查表法DDS的结构原理图图中的参考时钟一般是一个高稳定的晶体振荡器其输出信号用于DDS中各部件同步工作。频率控制字K送到N位相位累加器中的加法器数据输入端相位累加器在时钟频率的作用下不断对频率控制数据进行线性相位累加当相位累加器累积满量时就会产生一次溢出累加器的溢出频率就是DDS输出的信号频率。由此可看出相位累加器实际上是一个模数为累加步长为频率控制字K的计数器它累积了每个参考时钟周期T内合成信号的相位变化这些相位值的高位对ROM寻址。在ROM中写入了个正弦数据每个数据有L位。不同的频率控制字K,导致相位累加器的不同相位增量这样ROM输出的正弦波形的频率不同ROM输出的L位二进制数送到DAC进行DA变换得到量化的阶梯形正弦波输出最后经低通滤波器滤除高频分量平滑后得到模拟的正弦波信号。DDS输出信号的频率与时钟频率以及频率控制字之间的关系如式()所示:NNoclkNfKf=()华中科技大学硕士学位论文式()中of为DDS输出信号的频率L为频率控制字clkf为时钟频率N为位相位累加器的位数。虽然DDS中几乎所有部件都属于数字电路易于集成重量轻、可靠性高且易于程控使用相当灵活。但是查表法结构DDS仍然有如下缺点:()消耗ROM资源比较多功耗、面积仍然比较大。()由于DDS内部累加器和波形存储器的工作速度限制使得DDS输出的频率范围有限。目前市场上采用CMOS、TYL、ECL工艺制作的DDS芯片工作频率一般在几十MHz至MHz左右。()由于相位累加器相位舍位误差存储器有限字长引起的幅度量化误差造成的杂散比较大是DDS杂散的主要来源。为了解决查表法DDS的以上缺点国内外许多文章对查表法DDS的结构、实现方式做了许多研究提出了许多改进的方法:()缩ROM算法()流水线实现累加器()加入相位抖动抑制杂散这些做法都只能少量地提高DDS输出频谱宽度和抑制杂散DDS性能的提高仍然受到很大的制约。输出带宽主要受DDS工作时钟频率的限制。由于目前CMOS工艺截止频率的限制在CMOS工艺得到输出带宽达到MHz的DDS已经十分困难。如AD时钟频率为MHz输出带宽为~MHz但这对于飞速发展的无线通信是远远不够的。虽然目前采用GaAs技术生产出来的DDS芯片其输出频率可达~MHz甚至国外己有上GHz的DDS芯片报道但它们的价格都过于昂贵难以大量应用。频谱杂散是DDS本身所固有的且随着输出带宽的扩展频谱杂散将越来越明显地成为限制DDS技术发展的重要因素。利用GaAs技术的高速DDS芯片SFDR只能达到~dBc。而一般的CMOS工艺的DDS芯片则可达到~dBc但其输出的频率又不高当采用倍频或变频提高其频率时又会使杂散恶化。因此如何抑制杂散仍然是高速DDS技术期待解决的问题。由于DDS器件的存在输出频带范围的瓶颈严重限制了其在射频通信上的应用。一般比较经济的做法是用于中频的数字华中科技大学硕士学位论文混频或频率调制载波用来代替中频模拟PLL频率合成器。但是技术发展对能适应于高频段DDS的需求是巨大的这种技术需求将继续指引我们不断研究改进DDS技术。为了提高DDS输出频率范围研究者提出一种DDS与模拟频率合成技术混合结构称之为混合式频率合成器(HybridFrequencySynthesizer)。各种混合式频率合成器中DDS与PLL频率合成器混合应用最广泛基本原理就是用DDS的输出作为PLL的参考输入来解决频率分辨率和相位噪声的矛盾。但是PLL的加入使得系统失去了DDS快速捷变的特点。使得输出频率步长与跳频速度成为一对矛盾。为解决这一矛盾的探索工作己在一些文献中提到。年Sdki等人提出了一种自频率预置PLL频率合成器采用了锁频环路来自动预置跳频时的起始电压因此频率建立时间很短。采用注入锁定能适当缓解输出频率步长和锁定时间的矛盾。年Cohen等人介绍了一种基于DDS的快速调谐、注入锁定式本振频率范围从~GHz调谐时间为ns。这些技术改进基本是将DDS与别的技术结合增大输出频率带宽。这种做法往往以牺牲捷变频性能或精度为代价。这种做法有其可取的地方但鉴于捷变频的重要性这种办法显然不是解决问题的最佳方法。因此我们必须研究新的DDS结构不断改善输出频率质量。为了摆脱查找表算法对资源、速度和杂散性能的限制研究者希望找到一种算法代替查找表算法。CORDIC(CoordinateRotationDigitalComputer坐标旋转数值计算)算法可以通过简单的加法和移位操作实时的计算三角函数值非常易于实现。与传统查找表算法相比占用更少的面积并且可以获得更高的输出频率范围。所以许多研究者开始围绕CORDIC算法进行研究提出了多种基于CORDIC算法的DDS结构并提出了许多改进的CORDIC算法以达到更好的性能。基于CORDIC的DDS结构还往往具有特定的调制功能例如在数字下变频系统中基于CORDIC的结构不仅可以完成DDS功能而且能够在节省混频器的条件下完成数字下变频功能。随着数字电路设计水平的提高基于CORDIC算的DDS将成为直接数字频率合成技术发展趋势。华中科技大学硕士学位论文本文主要工作和内容安排本文提出了一种多CORDIC核结构的DDS并对多CORDIC核结构的DDS进行了理论分析、系统建模、系统仿真最后还进行了FPGA验证。具体的内容安排如下:首先简要的介绍直接数字频率合成器的研究现状和发展趋势对目前主要采用的基于查找表的DDS的优缺点进行了分析。总结研究者针对查找表的DDS的不足提出的改进办法指出了改进后仍然存在的不足。其次详细说明了基于多CORDIC核结构DDS的工作原理其中相位累加阵列设计原理、多CORDIC核并行计算原理是设计的难点和核心。为了进一步提高性能采用了新的相位映射算法和杂散抑制算法。再次在理论模型的基础上建立了多CORDIC核结构DDS的MATLAB仿真模型。利用仿真模型对相位映射算法和杂散抑制算法进行了检验并分别在高频段和低频段的典型频率处对DDS系统性能进行了仿真分析。最后对多CORDIC核结构DDS数字部分进行了FPGA验证并对测试结果进行了分析。华中科技大学硕士学位论文基于CORDIC算法DDS原理CORDIC算法原理年Volder开发了一类计算三函数、双曲函数的算法其中包括指数和对数运算。同一年Volder提出CORDIC算法并用于宇航系统使得矢量的旋转和定向运算不需要三角函数表及开方反三角函数等复杂运算,。该算法类似于一般的无存储式算术除法是一个逐位式计算方法。这种逐位式算法的最早应用可以回溯到十八世纪Briggs用十进制制对数表。Volder提出的CORDIC算法的基本思想是用一系列固定的与运算基数相关的角度不断偏摆从而逼近所需的角度。从广义上讲它是提供一个数值性计算的逼近方法。由于这些固定的角度只与计算基数有关运算只有移位和加减。Volder提出的CORDIC算法虽然可以实现很多基本函数但一开始并没有引起人们很大的注意只是Caggett用它来实现二进制和十进制的转换。整个六十年代都没什么进展。直到年Walthe提出统一的CORDIC算法加上VLSI技术的不断发展,CORDIC算法才越来越受到人们的重视并展示出广泛的应用前景。CORDIC算法已被广泛用作现代信号处理各种算法实现中的运算单元诸如离散傅立叶变换、矩队的QR分解、矩阵特征值的求解、Cholesky分解、线性预测参数的求解等,。图向量旋转示意图如图所示直角坐标系内有向量A记为(),xy。向量A旋转一个角度Z得到华中科技大学硕士学位论文向量B记为()'',xy则由几何关系得到下列方程:{''cossincossinxxZyZyyZxZ==()利用三角关系变形后得:{''cos(tan)cos(tan)xZxyZyZyxZ==()我们假设向量B是由A经过多次旋转的到的。其中第i次旋转的角度为iφ则第i次旋转的表达式为:{cos(tan)cos(tan)iiiiiiiixxyyyxiiφφφφ==()如果对旋转的角度iφ进行如下的约束:tan(,,,)iiiφ==()则含有正切项的乘法可以演变为简单的二进制的移位运算非常利于硬件实现。由式()可知式()又可以表示为如下形式:((arctan()iiiiiiiiiiiiiiiixKxydyKyxdzzd))===()式()中cos(arctan)iiiK==id=(当逆时针旋转时顺时针旋转时)。是每次旋转之后A与B之间的夹角。若说明A还需要继续逆时针旋转才能更接近B。id=id=iziz>由式()可知CORDIC算法旋转时每次旋转的角度是固定的前次旋转的角度值如表所示。华中科技大学硕士学位论文表CORDIC算法前次旋转的角度值第n次iφ必须注意到CORDIC能够完成的旋转角度是有一定范围限制的因为()arctanarctanarctanii>>i()所以arctaniiπ=>()事实上()arctanii=D也就是说假设我们从X正轴开始旋转通过一系列逐次减小的角度旋转后只要迭代的次数足够多就可以实现,ππ内任意角度的旋转。式()经过n次迭代之后时迭代结果为n:()()cos()sincos()sinnnnnnxAxzyzyAyzxzz===()式()中niniA==。一般考虑到流水线的级数问题n不可能取得无穷大。若取nxA=则可以得到如式()所示的DDS需要产生的标准正弦和余弦波本文中对增益因子不做处理。y=nAcos()sin()nnxzyz==()式()中正弦或余弦样本可以进一步表示为以下形式:oosooscos()cos()sin()sin()nnfxnnffynfωπωπ====n()式()中of为正弦或余弦波频率,sf为正弦或余弦波的采样频率。离散相位华中科技大学硕士学位论文osfnfπ的产生是通过相位累加器实现的。累加器的相位间隔oclkffφπ=这通常是一个小数给后面的处理带来困难。所以我们将π放大到即把Nπ用N位的二进制表示。这样我们就可以用整数的wordφ代替φ且有:clkowordNffφ=()此时相位间隔的范围变成并且可以通过设定wordNφwordφ的值得到想要的载波频率of。DDS最高采样频率也是由累加器的时钟时钟频率决定且有sclkff=。由采样定律可知可得到的。oclkff基于CORDIC算法的DDS结构DDS结构中可以把不包含DAC和低通滤波器部分称为数控振荡器(NumericalControlledOscillator简称NCO)。图传统CORDIC算法NCO结构图传统CORDIC算法NCO结构如图所示主要包括相位累加器、四分圆映射器以及CORDIC算法模块三个部分。CORDIC算法模块结构如图所示。它由n级流水线结构构成ROM的作用是存储iφ的值。因为参与运算的均为二进制数故存在尾数舍弃带来的舍位误差。这种舍位误差是杂散的主要来源要提高SFDR必须设法减少舍位误差。华中科技大学硕士学位论文nφXYZφsgnsgnsgnROMnnxnynφ图CORDIC算法实现原理图CORDIC算法流水线级数有限带来的相位旋转误差是杂散的另一个主要来源。因为CORDIC算法的计算范围为,ππ所以通常将,π映射到,π叫四分圆映射。映射原理是:利用区间的三角函数关系改变CORDIC模块的输入参数如x、y用累加器的低位输出作为CORDIC算法模块的角度输入达到由输入计算、的目的。表为四分圆映射表。zzsin()zcos()z表四分圆映射表输入角度范围zx输入y输入(,π(,ππ(,ππ(,ππ当旋转的角度接近π时经过多次旋转有:华中科技大学硕士学位论文arctanniiπφ=Δ=()从式()可知当CORDIC流水线级数n一定时在旋转角度π处的角度误差φΔ最大。角度误差φΔ越大产生频率杂散越大导致系统SFDR下降。CORDIC算法的DDS与查表法的DDS结构的唯一不同点就是用CORDIC算法的DDS用CORDIC算法模块代替了查表法中的正弦ROM。这样可以很好的避免使用大容量的ROM所带来的面积和功耗问题。但是由于由于累加器频率仍然决定着DDS的频率输出范围故频谱宽度的限制仍然存在。杂散方面相位累加器相位舍位误差、CORDIC算法的级数有限带来的角度旋转误差以及CORDIC算法中的数值舍位误差使得CORDIC算法的DDS频率杂散甚至比查表法DDS还要严重。并且由于CORDIC算法是流水线结构这样频率切换延时和级数有关延时一般大于查表法。为了提高CORDIC算法DDS的输出频带宽度抑制杂散频率国内外也有许多的研究:()采用新的相位映射方法()加入相位抖动抑制杂散()使用改进的CORDIC算法基于CORDIC算法DDS性能分析DDS有一系列的指标来表征但是由于不同用途场合的DDS性能差异较大所侧重的性能指标也不同所以难以给出完整的指标系列。这里只给出一些基本的技术指标。输出频率范围:频率合成器所能产生的最低频率ominf和最高频率omaxf之间的变化范围。例如直接频率合成器一般的输出频率范围为clkf其中clkf为电路时钟频率。也可以用相对带宽fΔ来表征频率的变化范围:omaxominomaxomin()fffffΔ=()频率分辨率:频率输出的两相邻频率之间的最小间隔。不同用途的频率合成器对华中科技大学硕士学位论文频率分辨率的要求相差很大。对于要求频率扫描功能的雷达或跳频系统频率分辨率的要求是比较高的。DDS频率分辨率一般比较高可以轻松达到Hz级。频率切换时间:从发出频率切换的指令开始到频率切换完成并进入允许的相位误差范围所需要的时间。这与频率合成器采用的合成技术紧密相关。基于模拟锁相环的间接频率合成技术由于反馈环路稳定需要较长时间所以切换时间多为ms级。数字直接频率合成器一般可以达到ns级因此也称为捷变频。对于要求快速反应的雷达系统捷变频技术无疑是首选。谐波抑制和杂散抑制:谐波抑制是指载波整数倍频率处的单根谱线的功率与载波功率之比而杂散抑制是指与载波频率成非谐波关系的离散谱功率与载波功率之比它们表征了频率源输出谱的纯度。频率源中的谐波和杂散主要由频率源中的非线性元件产生但也有频率源内外干扰的影响且与频率合成的方式有关。例如在DDS系统中相位截断和DAC杂散噪声就是频率合成器杂散的主要来源。提高频率合成器的无杂散动态范围(SFDR)对提高频率合成器性能至关重要。长期频率稳定度:频率源在规定的外界条件下在较长的时间内工作频率的相对变化这与所选择的参考源的长期频率稳定度有关。短期频率稳定度:主要指各种随机噪声造成的瞬时频率或者相位起伏即相位噪声它可以用频域(单边带相位噪声谱密度)或者时域(阿仑方差)来表征。DDS技术频率合成器受温度等外部环境影响较小一般有更好的频率稳定度。DDS的主要技术指标包括:频率分辨率、输出频率范围、杂散性能、变频时间、频率稳定度等。在这些性能指标中频率分辨率、变频时间、频率稳定度等都比较容易满足要求。例如当累加器位数为N=时频率分辨率可以达到=。这样一个精度对于目前的应用来说是完全足够的。ROM结构DDS变频时间为一个工作时钟周期很容易达到ns级。即使是CORDIC结构的DDS变频时间也不到个时钟周期。对于频率稳定度由于DDS是数字电路实现的受环境温度等影响很小不是主要关注的参数。故下文只对频率输出范围和杂散性能两个比较重要的参数展开讨论。华中科技大学硕士学位论文输出频率范围由采样定律可知可得到的oclkff。这是DDS理论上可能输出的最大频率。实际情况下在输出频率接近时钟频率一半时输出频率的杂散已经十分严重信号质量很难满足应用要求。故一般情况下输出频率范围为clkf且输出频率越高输出信号质量越差。除受到采样定律得限制以外输出频率范围主要受到制造工艺的限制,。由于CMOS工艺截止频率的限制采用CMOS工艺的DDS通常很难达到MHz的输出频率。相位累加器通常需要大的加法器(一般位)这种宽位加法器即使采用超前进位加法或者并行加法器结构都很难大幅度提高累加频率。另外一个限制DDS输出频率范围的重要因素是DAC宽的频率输出范围要求高速采样率的DAC(至少是最高输出频率的两倍)这对DAC的设计是重大的挑战。如果输出频率范围达到MHz意为着DAC频率可能达到MHz这对DAC设计提出更高要求。虽然目前技术水平GHz的DAC已经可以制造但一般采用高速BICMOS工艺或者GaAs工艺成本是十分昂贵的。目前的微电子技术水平采用CMOS工艺的逻辑电路频率一般可达到~MHz采用TTL工艺的逻辑电路输出频率可达到MHz采用HCL工艺的电路可达到~MHz采用GaAs工艺可达到~GHz。所以目前DDS的最高输出频率为~GHz左右。虽然GaAs工艺的DDS可以达到上GHz但成本昂贵不适合大规模采用,。所以提高DDS输出频率范围仍是待解决的主要问题。杂散性能DDS杂散电平的主要来源有:()对累加器的相位进行舍位所带来的相位截断噪声。通常为了得到一定的频率分辨率相位累加器的位数N取得很大而受体积和成本限制ROM的容量远小于。因此在寻址ROM时仅用累加器相位序列的高A位去寻址而舍去位因而会产生误差。它引起输出信噪比有所下降。寻址位数和输出信噪比关系如下:NBNA=华中科技大学硕士学位论文out()NBSN()实际证明寻址位数每减小一位SFDR下降约dB,。()幅度量化误差。一个幅度值只有用无限长的比特流才能精确表示。而实际DDS中ROM存储的波形样点的幅度编码只可能有限位二进制数表示这样DDS的输出波形就存在幅度量化误差从而产生背景杂散信号。幅度量化的位数越少由ROM值幅度量化误差所造成的杂散就会越大。()DAC非线性和时钟信号的泄漏。DAC的非线性是很难预测的。由于DAC的泄漏造成of与clkf之间的互调这样就在ocpqlkfpfqf=处出现谐波信号(,,,,)pq=。它们落到Nyquist带宽内形成了有害的杂散频率频率的位置可以确定但幅度难以确定。DAC的非线性实际上已成为DDS杂散的主要来源特别是随着时钟频率的提高这个问题已变得越来越明显。为了降低DDS杂散、提高其频谱纯度研究者采取如下措施:()采用石英晶体振荡器作主振源通过放大、限幅来得到TTL电平的时钟信号或者通过高性能的高速比较器来得到TTL电平的时钟信号。()加强对电源的去藕尽量防止时钟信号的泄漏及辐射。注意印制板布线将模拟电源与数字电源、模拟地与数字地分开防止模拟信号与数字信号之间的窜扰。()DDS输出信号如果需要倍频为了消除幅度量化误差引起的杂散可在DDS输出后加硬限幅这样能更好的抑制调幅杂散信号。()选用低相噪DAC器件适当调配寻址位数与幅值位数。这些减小杂散的措施虽然有效果但随着输出频率增高杂散依然很严重。输出频率接近clkf时SFDR通常小于dB,。华中科技大学硕士学位论文本章小结本章详细介绍了CORDIC算法的原理和基于CORDIC算法的DDS结构和原理。对基于CORDIC算法的DDS的主要性能参数进行了分析主要分析了输出频率范围和杂散性能两个参数并总结了一些研究者为提高性能所做的工作。总之本章节是后续章节的理论基础。华中科技大学硕士学位论文多CORDIC核结构DDS原理DDS是基于相位来得到对应相位的正弦、余弦值。传统的结构中如果要得到较宽的输出频率范围累加器就必须在单位时间内提供更多的相位值CORDIC单元计算更多的正弦、余弦值。因为不管是查表法还是CORDIC算法的传统结构DDS系统均是在一个时钟周期产生一个累加相位和一个正弦、余弦值如果要提高输出频率势必要提高工作时钟从而遇到时钟瓶颈的限制。对于CORDIC算法的DDS注意到其计算正弦、余弦值的单元是一个多级流水线结构每一级只有加减和移位的操作。这样的流水线结构用数字电路实现起来所占资源面积是比较小的。利用这个特点在相位产生和正弦、余弦值计算中采用并行的结构计算出的正弦、余弦值最后在输出端通过高速并串单元转换成串行的输出并串转换后的后续处理过程就跟传统结构一样了。图多CORDIC核结构DDS原理图图是一个四CORDIC核的DDS结构图。CORDIC核的个数根据我们需要达到的输出频率带宽和单个CORDIC核的最大输出频率带宽决定。理论上说并行结构的DDS输出频率带宽与单个CORDIC核输出频率带宽opmaxfosmaxf的关系为:opmaxosmaxffn=()其中n为多CORDIC核结构中含有的CORDIC单元个数。可以看出多CORDIC核结构能够达到的输出频率带宽与单个CORDIC结构输出频率带宽成整数倍关系且倍数关系与其包含的CORDIC单元的个数有关。多CORDIC核并行结构使得DDS数华中科技大学硕士学位论文字部分主体电路工作在较低时钟频率下得到较高的输出频率带宽。当然多CORDIC核结构也带来了电路结构的增加不能不考虑增加的单元给系统性能和电路实现上带来的影响。()数字部分面积增加。这是最显然的结果多CORDIC核处理结构会使得数字部分的电路面积成倍的增加。但是由于CORDIC算法结构的流水线单元所占面积较小即使成倍增加所带来的面积增量也是可以接受的关于面积在后续FPGA实现阶段将更加详细说明。()增加了高速并串转换单元。高速并串转换单元的增加确实是本结构需要考虑的地方。如果需要达到的输出频率带宽较高(>MHz)则可能需要考虑并串转换单元使用非CMOS工艺。()高速DAC设计。要得到高的输出频率带宽高采样率必然会增大DAC设计的难度但这并不是本设计所特有的这是任何DDS结构需要提高输出频率带宽所必须面对的问题。高速DAC设计(GHz以上)在现阶段工艺水平下一般采用非CMOS工艺。相位累加阵列相位累加阵列的作用是产生给定频率控制字K所代表的相位wordϕ的整数倍值。相对于每个单独的累加器来说都是产生一系列的等差数列这些等差数列不可能有重复的值。以四个CORDIC核结构为例下面是累加阵列输出的等差数列情况:表累加器输出数列时钟周期TTTTTT累加器wordϕwordϕwordϕwordϕwordϕ累加器wordϕwordϕwordϕwordϕwordϕwordϕ累加器wordϕwordϕwordϕwordϕwordϕwordϕ累加器wordϕwordϕwordϕwordϕwordϕwordϕ表中T是一个时钟周期的时间wordϕ是相位步进控制字。由表格我们可以华中科技大学硕士学位论文找出各个累加器输出的规律均为间隔为wordϕ的等差数列。因此我们可以引入一个专用的累加器产生等差数列得到如图所示的累加器阵列。wordϕwordϕwordϕwordϕwordϕ图累加器阵列结构原理图每个累加器包含一个位的寄存器阵列寄存器阵列可以在复位时分别赋予初始值。如果起始相位有特需的要求可以给不同累加器赋予不同初始值如果起始相位为则可以在复位时将累加器全部清零。累加器到累加器加法器的两个输华中科技大学硕士学位论文入一个来自等差数列累加器另一个是固定相位输入。四CORDIC核结构的DDS每个累加器的初始相位值和固定累加输入如表:表累加器的初始相位值和固定累加输入累加器初始相位值固定累加输入累加器wordϕ累加器累加器wordϕ累加器wordϕ累加器wordϕ相位映射算法CORDIC算法有角度覆盖范围的限制必须将~π的角度输入映射到CORDIC算法能够处理的角度范围。传统的映射算法有四分圆映射算法和二分圆映射算法。四分圆映射算法是将~π的角度映射到~π。二分圆映射算法将角度范围映射到~ππ。为了采用最佳映射算法需要对各种映射算法进行比较。假设迭代次数为M则旋转角度范围可由下式表示:arctan()arctan()MMnnnnA==,,,,Mn=()根据上式可以算出不同M值对应旋转角度范围见表。表不同级数CORDIC算法单元的旋转角度范围Mmaxθ当级数大于时角度范围增加可忽略不计所以最大输入角度范围为。第二章中介绍了使用比较普遍的四分圆映射的算法可以将输入角度的范围映射到基本满足了计算角度的要求。这里还提供一种八分圆映射算华中科技大学硕士学位论文法可以将角度计算范围进一步缩小到。八分圆映射因为计算角度范围更小所以不但可以节省级数而且在一些特殊角度表现出更好的杂散特性。例如当旋转的角度接近π时由经过多次旋转有:arctanMiiidπφ=Δ=()式()中(当逆时针旋转时id=id=顺时针旋转时id=)。从式可知当CORDIC流水线级数M一定时在旋转角度π处的角度误差φΔ最大。角度误差φΔ越大产生频率杂散越大导致系统SFDR下降。八分圆的映射将计算范围缩小到,π最大旋转角度为π。旋转的角度接近π时有:arctanMiiidπφ=Δ=()当流水线级数M一定时式()最大角度处的角度误差比式()要小很多杂散也要小很多。所以采用八分圆映射比四分圆映射在保持整个可变频率范围内SFDR的稳定性方面更具优势。实际上八分圆映射不只是在特殊角度有一定的优势。因为如果输入相位的位宽固定时采用八分圆映射时相当于用A位位宽表示~π的角度范围采用四分圆映射时相当于用A位位宽表示~π的角度范围。这种精度的提高实际上相当于输入角度位宽增加了一位。按照前

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