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基于IP核的SOC设计关键技术研究.pdf

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上传者: xl46512 2012-05-08 评分 0 0 0 0 0 0 暂无简介 简介 举报

简介:本文档为《基于IP核的SOC设计关键技术研究pdf》,可适用于IT/计算机领域,主题内容包含西安电子科技大学博士学位论文基于IP核的SOC设计关键技术研究姓名:史江义申请学位级别:博士专业:微电子学与固体电子学指导教师:郝跃摘要摘要随着SO符等。

西安电子科技大学博士学位论文基于IP核的SOC设计关键技术研究姓名:史江义申请学位级别:博士专业:微电子学与固体电子学指导教师:郝跃摘要摘要随着SOC技术的快速发展对IP核提出了越来越多的规范化、标准化、鲁棒性要求尤其IP核接口时序的柔性适应能力、IP核参数化可配置能力已经严重制约了SOC技术的发展。论文研究了当前SOC设计中面临的接口时序瓶颈、IP功能定制等关键问题提出了可复用IP核的TPCR(时序弹性接口)技术(包括弹性接口技术、接口再同步技术)、结合IP核参数化可配置设计技术在USB.IP核(项目)、位嵌入式微处理器IP核(校企合作项目)等设计工程中进行了相关的技术验证。首先论文研究了可复用IP核的弹性接口技术提出了TPCRIP核模型。传统IP核接口时序约束缺乏弹性导致SOC集成时序收敛周期很长甚至无法收敛采用参数化可配置设计方法并通过建立TPCRIP核模型可以有效地解决传统IP核的时序接口困扰。TPCRIP核模型由弹性延迟单元和再同步单元组成其中弹性延迟单元规范了IP核的接口时序约束使得SOC集成者能够在设计的各个阶段估算IP核的时序裕度并能够在集成时无缝集成到SOC中而无需加入粘合逻辑而再同步单元增加了IP核接口在不同时钟域和异步信号之间的桥接功能保证IP核能够可靠地完成异步数据的传输。另外弹性延迟单元中的数字控制端采用参数化可配置设计数字控制端的参数值可以在设计的各个阶段自由重置从而改变IP核接口的延迟增加IP核接口的时序柔性。基于TPCR模型的IP核设计技术在SOC设计项目中得到实际应用有效地加速了SOC设计中的时序收敛过程。其次论文研究了参数化可配置USBIP核的设计(包括PHYIP核和LINKIP核两部分)探索了L玳KIP核的参数化设计方法。对L烈KIP核的端点定义、端点类型、传送方式、端点的输入/输出存储器、FIFO深度等细分功能都进行了可配置参数定义通过参数配置实现功能裁减。对AP数据接口采用再同步技术隔离了USB时钟域和AP时钟域使得IP核可以平滑连接到AP模块支持多时钟域工作拓展了AP端部件的选择范围。AP接口总线、UTMI数据总线也采用参数实现可配置设计通过修改参数设定即可匹配接口时序不同的IP核从而完成IP核间的通讯。所设计的可配置L玳KIP核通过改变参数设置其最小配置可以裁减至仅支持个通用端点和每端点支持种传送方式而最大配置则可扩展到支持个通用端点和每端点支持种传送方式。另外PHYIP核和LINKIP核接口均采用弹性延迟技术在IP核内部即可实现接口延迟的调整减轻了因接口延迟不匹配而带来的设计困扰。为了验证了TPCRIP核设计技术和参数化可配置设计技术论文基于SMICO.mCMOS工艺进一步完成了PHYIP核和L跗K基丁.IP核的SOC设计关键技术研究IP核的版图设计和流片实验。结果表明采用TPCR设计方法该USBIP核接口时序范围较宽、能够适应更多的外部IP时序参数化配置使得IP核电路规模可伸缩较好地匹配不同的应用需求。再次鉴于嵌入式处理器是应用广泛的核心IP核是参数化可配置设计技术和TPCRlP核设计技术的关键应用之一论文设计了一款位可配置嵌入式微处理器IP核XDMARC其内核包括ALU单元、通用寄存器堆、指令译码器等兼容AVR指令集。通过参数化配置其最小配置可以裁减至大约门(支持基本AVR指令和GPIO)而最大配置可扩展至门以上(支持AVR扩展乘法指令、更多外设)。仿真表明在SMIC.pmCMOS工艺条件下其最小配置性能可达MIPS。外围部件采用参数化开关设计通过参数设置能够选择IP核支持的指令集裁减IP核的功能和外设。另外采用TPCR技术进行了IP核接口设计其延迟参数可以根据集成环境的要求在系统设计阶段、仿真验证阶段、版图布图阶段修改使得XDMARC对总线架构的适应性更广在布局布线时自由度更大减少SOC集成者因为信号间的相对延迟收敛要求而带来的设计反复。最后对所设计的USBIP核、XDMARCIP核和其它IP核(UAl玎、SRAM等)进行了SOC集成验证结果表明采用TPCR设计技术可以有效地加速SOC设计中的时序收敛过程提高IP核接口时序适应能力采用参数化配置IP核电路规模具有较好的伸缩性能够匹配不同的应用需求增强IP核的可重用性灵活控制SOC的设计和制造成本。关键词:SOC设计IP核复用时序弹性接口(TPCR)弹性延迟多时钟域再同步AbstractAbstractWiththerapiddeVelopmentofSOC(SyStemnaChip)IPcoresmustmeettheincreasinneedforstandardizationandrobustness.Howevertheadaptabilityoftheinterfacetimingandconfigurab.ityofparametersofIPcorehaVelimitedthedevelopmentofSOC.Inordertosolvetheproblemsabovethisdissertationinve鲥gatessuchkeyissues.asinterfacetimingbonleneckandIP‰ctioncustomizationinthecurI.entdesignofSOCandproposesTimingPaddedCellResynchronousModule(TPCR)includingthepaddedinterf.aceandre.synchronizationoftheinterf.aceandconfigurabilityofpar锄etersofIPcore.Usingabovetechniques、vehavecompletedthedesignofUSB.Ocoreand.bitembeddedCPUcore.Firstlythedissertationstlldiesthepaddedinterf.aceofthereusableIPcoresandproposedmeTPCRIPcoremodel.TheinterfacetimingoftraditionalIPcoreslacksflexibili吼resultinginconVe唱encetimeofthetimingVeDrlongeVennonconVe唱ent.ThjsproblemcanbesolvedbyadoptingparameterconfiguringandTPCRmodel.TheTPCRIPcoIIeismadeupofthepaddeddelaycellandresynchronizationcell.ThepaddeddelayceUspecifiesandrestrictstheinterf.acetimingoftheIPcoremakingitpossiblefortheSOCdesignersteStimatememarginoftheinterfacetimmgateVer>desigllstageandmakingmeIPcoreintegratedinSOCse锄lesslywithoutthegluedlogic.There.synchronizationceUb耐gesdi舵rentclockdomainsandasynchronoussignalsens砥ngthatIPeorecarriesoutthetransf.eroftheasynchronoussi印als。Inadditiondigitalcontl。oUdbleportsofthepaddeddelaycellarepar锄etricsotepar锄etercarIbeconfiguredatdi骶rentdesignstagestochangedelayando脏rneXibletimingofIPcoreinterface.ThemethodofIPcoredesignbasedonTPCRmodelhaSbeenappliedint'hedesignofSOCgreatlyacceleratingtetimingconVe唱ence.Secondly’thedissertationpresentsthedesignofaUSB.IPcorewhoseparameterscanbecon丘guredincludingPHYIPandL烈KIP'andexploresthemethodofdesigningaparametricLINKIP:Parametersareusedindeningendpointtypetransportinput/outputmemo叮andFIFOdepthoftheLINKIPcore.There.sⅣlchI.nizationtechnologyisadoptedintlledesignofAPdatainterf.aceforseparatingtheUSBclock矗omAPclocksoteIPcorecanbecorulectedsmtmywithmeAPmoduleandthemgeofchoicesforthecomponentsintheAPsideiswidened.APinterfacebusesandUTMIdatabusesarealsoparametrictomatchIPcores、杭thdifrerentinterfacesthroughmodi每ingthepar锄etersthusestablishingthe基于IP核的sOC设计关键技术研究communicationamongIPcores.TheminimumcapabilityofgeneralendpointandtmsportmodeperendpointandthemaximumcapabilityoflgeneraJendpointandtransponmodesperendpointcanbeachieVedthrou曲chajlgingtheparameters.FunhenllorepaddeddelaysareusedinbothPHYIPandLINKIPcoretoa(justtheinterf.acedelayanddiminishtheproblemofunmatchinginterf.acedelays.InordertovalidatethetechniquesofTPCRandparameterconnguringthelayoutsofPHYandL烈KIPcoreweredesignedandfabricatedwiththeuseof.UmCMOStechnologyinSMIC.TheresultsshowtherangeofinterfacetimingoftheUSBIPcoreiswideandcanbettomoreextemalIPinterfacetimingsandwithparameterconngurationthescaleoftheIPcoreisnexiblesoastomeetdifrerentdesignneeds.SinceembeddedprocessorIPcorehaSbeeninwideuseinthisthesisan.bitpar锄etricembeddedMCUIPcoreⅪDMARCisdesignedWmchincludesALUgeneralregisternlesandinstructiondecodercompatiblewiththeAVRinstIuctionset.Modi母ingthepar锄etersyieldsascaleofaboutgatesintheminimummodewhentheIPcoresupportAVRinstmctionsetandGPIOandovergatesinthemaXimummodewhentheIPcoresupportAVRmultipleinstnlctiollSandmoreperipheraldevices.Simu】ationresultsshowtheperfomlanceoftheminimummodecanreachMIPSundertheconditionofSMIC.UmCMOStechnology.Parametricdesignmethodsarealsoutilizedin也edesignofperipheralcomponents.TheinstmctionsetcaIlbeselectedtroughparameterconfigurationtoreducethe如nctionandper主pheralcomponents.Andtheinte蠢ceoftheIPcoreisdesignedwiththeintroductionTPCRtecluliquewhosedelaypar锄eterscanbemodifiedinthestagesofsystemdesignsimulationVeri行cationorlayoutdesignbasedontllerequirementsofinte伊ationconditions.SoXDMARCenjoysahi曲adaptabilitytomorebusstructuresando虢rsmore行eedominplaceandrouting.AndthedesigniterationcomingfromthetimingconVergencerequirememhaSbeendecreaSed.Finallv’theUSBXDMARCandotherIPcores(UARTandSRAMetc.)inthisIIesearchareintegratedintoanSOC.ResultsshowtheuseofTPCRspeedsupthetimingconvergencee衢cientlyandimproVestimingadaptabilityofIPcoreinterface.Withpar锄eterconurationthelPcoreisf.oundtohaVebetteradaptabilitysoastomeetdiffbrentdesignrequirementsincreasethereusabilit)rofIPcoreandbringdo、mthecostofSOCdesignandfabrication.Keyword:SoCd咚i印IP心useTimingPaddedCeUResynchmnous(rrPCR)FlexibleDelay’Multiclockdomainn}synchrOnization独创性声明本人声明所呈交的论文是我个人在导师指导下进行的研究工作及取得的研究成果。尽我所知除了文中特别加以标注和致谢中所罗列的内容以外论文中不包含其他人已经发表或撰写过的研究成果:也不包含为获得西安电子科技大学或其它教育机构的学位或证书而使用过的材料。与我一同工作的同志对本研究所做的任何贡献均已在论文中做了明确的说明并表示了谢意。申请学位论文与资料若有不实之处本人承担一切相关责任。本人签名:日期缨Z呈!兰乡关于论文使用授权的说明本人完全了解西安电子科技大学有关保留和使用学位论文的规定即:研究生在校攻读学位期间论文工作的知识产权单位属西安电子科技大学。本人保证毕业离校后发表论文或使用论文工作成果时署名单位仍然为西安电子科技大学。学校有权保留送交论文的复印件允许查阅和借阅论文:学校可以公布论文的全部或部分内容可以允许采用影印、缩印或其它复制手段保存论文。(保密的论文在解密后遵守此规定)本人签名:导师签名:嵌i乙义第一章绪论第一章绪论.集成电路技术及其发展趋势..集成电路工艺与设计发展随着集成电路制造技术的快速发展特征尺寸越来越小集成度急剧增大按照摩尔定律【l集成电路的规模每个月翻一番。从年仙童公司发明的只有四个晶体管的第一块集成电路到目前以和纳米CMOS(Complemen呻MetalOxideSemiconductor)技术为主流的微电子技术已经进入大生产阶段芯片的集成度达到量级【‘】。年单片系统集成芯片达到如下指标:最小特征尺寸为纳米、芯片集成度达亿个晶体管、芯片面积为平方毫米、~层金属连线、管脚数为个、工作电压为.~.V、工作频率~.GHz功耗W。预计到年特征尺寸为纳米的GbDRAM产品将投人批量生产。集成电路也从开始的小规模集成电路(ICIntegratedCircuit)发展到超大规模集成电路(VLSIVe巧LargeScaleIC)、特大规模集成电路(ULSIUltraLargeScaleIC)。按照集成电路工业界习惯通常采用特征尺寸(FeatureSize)和动态随机储存器(DRAMDyn锄icRandomAccessMemory)容量来评价集成电路工艺的发展水平。表.给出了硅集成电路的主要发展规律【^l:如此设计人员就不得不面对超大规模(数目)的晶体管极度复杂的内部连线各种不同的电路结构以及因为技术改进而带来的诸如噪声功耗信号完整性等问题。表.集成电路发展情况与展望年代特征尺寸(pm)O.O.....DRAM容量(bit/Chip)MMGGGGDRAM面积(mm)微处理器面积(mm)逻辑电路晶体管密度(晶体管数/cm)MMMMMM高速缓冲(bit/cm)MMMMMM最大硅片尺寸(mm)基丁.IP核的SOC设计关键技术研究微电子技术的迅速发展主要归功于产业的分工。自年晶体管发明以来半导体产业共经历三次变革如图.所示。第一次变革是集成电路发展初期随着微处理器与内存的诞生IDM(IntegratedDesignManufacture)从系统公司中分离出来IDM厂商掌握全面的技术包括集成电路的设计、制造甚至封装和CAD(ComputerAidDesign)设备的制作在集成电路发展初期傲立潮头独领风骚。第二次变革是在二十世纪八十年代因为专用集成电路(ASICApplicationSpecmcIntegratedCircuit)与专用标准产品(ASSPAppl.cationSpeci行cStandardProduct)的出现、门阵(GateArray)与标准单元(StandardCell)设计技术的成熟以及制造业投资需求的急剧增加使得专业代工与IC设计公司出现IC厂家细分出代工厂(Found叫)和无工厂(Fabless)的设计厂家。而年以后的IC产业迈入专业分工的时代由以往的垂直整合型态转变成水平分工的时代变化为系统设计、IP(IntellectualPropeny)核设计、设计服务、晶圆代工、封装、测试等公司各司其职形成了以系统芯片SOC(SystemOn.a.Chip)技术为主的无芯片(chipless)设计方式。随着专业分工的进一步细化IP核的取得不再困难SOC与产品周期加速的潮流逐渐形成IC设计公司的产出速度越来越赶不上制造技术的进步加上IP核重复使用可使成本降低/以上因此IP核便逐渐由IC设计中独立出来自成一局。系统设计和IP核设计的分工形成了以SOC技术为主导的chipless设计方式对集成电路产业和信息技术发展将产生较为深远影响有望解决工艺和设计发展的剪刀差问题【l。】。设备/厂、\集中设计加逾毖熬WithFab/分散\/设并设计Chipless\、觜kfF曼悲。)Chip重用。’\DJes/PmcesIiProcess网络信息H方法改进lI集成度增加图.lC产业的三次变革第一章绪论..现代设计方法学与EDA技术随着集成电路制造业的飞速发展和半导体产业的三次变革传统的设计方法越来越受到严峻的挑战。每年设计技术的进步大约滞后制造技术%。在器件的特征线宽进入纳米量级以后这个矛盾显得越发突出。主要表现在系统的集成度越来越高使得单个芯片的复杂度成倍提高随之而来的是设计周期无限期增加时序的收敛问题更加棘手。从而使得IC(集成电路)的设计不能满足制造的需要传统的自顶向下设计方法受到极大的挑战为了弥补和这两者之间的鸿沟一系列崭新的设计方法被提了出来。图.给出了集成电路产业中集成规模与设计能力之间的剪刀示意图【l‘引。/.J。//w年//集成规模絮尊jrr』./‘L二.‘一夕/kt一轧一。一“一一彳坷一柑‘一’一’\w年一设计效翠增长生嚣怒A翥矗^至vⅡ藉撷苯疃f}篁联言“~鹭七基于IP核的SOC设计关键技术研究方便的移植。软IP组件使设计者无须对子模块做任何的改动只须通过重新配置可复用的对象就可以快速的完成对新工艺的升级。在引入IP核以后IC设计的概念一举跃入SOC时代。这种基于平台概念的设计技术可以很好的弥补设计能力和制造规模之间的鸿沟。在SOC时代设计方法学有了很多不同与以往的特点。在基于单元(cellbase)设计阶段主要考虑门级模块之间的延迟对设计的影响称之为时序驱动的设计(TDDTimingDrivenDesign)。随着SOC概念的提出以lP核复用为基础的设计(IP.Based)逐渐流行产生了基于IP核的设计方法(IP.BasedDesign)也称为基于模块的设计方法(BBDBlock.BasedDesign)fB】。在应用IP核进行设计的过程中人们进一步研究在开发完一个产品后如何尽快开发出其系列产品这样就产生了基于SOC平台的设计技术(PBDPlatfoml.BasedDesign)。图.给出了设计方法变迁的过程。ASJConDSM邮眦腓LogicSoRI厂FIPSRAM妒CoreROMDataATMROMCacheSerialI斧MPEGRAMLogicS啤.全恶PlugandPlaywithaFewlPs美‰并a谎TDDBBDPBD个体复用:来源:个体复用:虚拟器件:设计者个人前期模块级简单功能预先设计的功能特定功能即插即用的设计实践复用的复用包模块复用可集成的模块复用偶然的P复用..二夏j二琴透三二二二二玉j蚕匿亚E戛亘图.集成电路设计方法学发展变迁设计方法的进步推动设计工具的改进在微电子技术和计算机发展的带动下电子设计自动化(EDAElectronicDesigllAutomation)也得到了快速的发展从早期的图形编辑、设计检查阶段经过模拟验证、逻辑综合布图布线进一步向集成化发展到现在的电子系统层次级(ESLElectromcSystemLevel)设计技术。现在的EDA工具支持从高层设计开始使用标准化的硬件描述语言(如verilogHDLVHDL)、SystemC语言来描述被设计的电路的行为特性自顶向下第一章绪论地跨越各个层次完成整个设计。微电子行业的需求变化推动了设计方法学的演化和EDA工具的发展从中我们不难推断新阶段的设计技术需求。图.给出了半导体技术各个发展阶段的关键技术及其设计方法。..SoC技术与IP核SOC技术是ASIC设计方法学中的新技术是指以嵌入式系统为核心以IP核复用技术为基础集软件、硬件于一体并追求产品系统尽快面市的集成芯片。狭义地理解可以将它翻译为“系统集成芯片”指在一个芯片上实现信号采集、转换、存储、处理和I/O等功能包含嵌入软件及整个系统的全部内容广义地理解可以将它翻译为“系统芯片集成”指一种芯片设计技术可以实现从确定系统功能开始到软硬件划分并完成设计的整个过程【l以】。SOC最早出现在世纪年代中期在集成电路进入专业分工时代SOC由于可以利用已有的设计显著地提高设计效率因此发展非常迅速。而SOC的迅速发展是市场和技术共同推动的结果。从市场层面上看人们对集成系统的需求也在提高。计算机、通信、消费类电子产品及军事等领域都需要集成电路。例如在军舰、战车、飞机、导弹和航天器中集成电路的成本分别占到总成本的%、%、%、%和%.引。随着通讯行业的迅猛发展和信息家电的迅速普及迫使集成电路厂商不断发展IC新品种扩大IC规模增强IC性能加快IC的上市时间(TTMTimetMaurket)同时还需要实现品种的通用性和标准化以利于批量生产降低成本。据IDC预计SOC销售额将从年的亿美元增长到年的亿美元年增长率超过%。从技术层面上看微电子技术的不断创新和发展大规模集成电路的集成度和工艺水平不断提高工艺特征尺寸的缩小和芯片面积的增加导致布线层数和I/O引线也有所增加这使得将微处理器、存储器、DSP和各种接口集成到一块芯片中成为可能。同时计算机性能的大幅度提高使很多复杂算法得以实现EDA综合开发工具的自动化和智能化程度不断提高为SOC设计提供了不同用途和不同级别的一体化开发集成环境【。而硬件描述语言HDL(HardwareDescriptionLanguage)的发展则为电子系统设计提供了建立各种硬件模型的工作媒介.小。这一切都极大地促迸了SOC的快速发展。而作为SOC基本元素的IP技术同样得到了快速发展。lP核复用技术IP(IntellectualProperty)核是一种预先设计好已经经过验证具有某种确定功能的集成电路、器件或部件【L^】是SOC的设计基础有三种不同形式:基于IP核的SOC设计关键技术研究软IP核(soRIPcore)、固IP核(fi肿IPcore)和硬IP核(hardIPcore)。.软IP核软IP核主要是基于IP模块功能的描述。它在抽象的较高层次上对IP核的功能进行描述并且已经经过行为级设计优化和功能验证通常以HDL文本的形式提交给用户文本中一般包括逻辑描述、网表以及一些可以用于测试、分析、综合但不能物理实现的文件。使用软IP核用户可以综合出正确的门电路级网表进行后续结构设计并借助EDA综合工具与其他外部逻辑电路结合成一体设计出需要的器件。虽然软IP核的灵活性大可移植性好但同硬IP核相比因为它不含有任何具体的物理信息所以如果后续设计不当很可能导致设计失败。另外后续的布局布线工作也将花费大量的时间。.硬IP核硬IP核主要是基于IP模块物理结构的描述。它提供给用户的形式是电路物理结构掩模版图和全套工艺文件是可以拿来就用的全套技术。其优点为完成了全部的前端和后端设计已经有固定的电路布局和具体工艺可以确保性能并缩短SOC的设计时间。但因为其电路布局和工艺是固定的同时也导致了灵活性较差难以移植到不同的加工工艺【l。.固IP核固IP核主要是基于IP模块结构的描述可以理解为介于硬IP核和软IP核之间的IP核。固IP核一般以门电路级网表和对应具体工艺网表的混合形式提交用户使用。以便用户根据需要进行修改使它适合某种可实现的工艺流程m。近年来电子产品的更新换代周期不断缩短而系统芯片的复杂程度却在增长为了缓和这一矛盾SOC设计普遍采用基于IP模块的设计方法。因为IP模块是预先设计好的并通过了验证设计者可以把注意力集中于整个系统而不必考虑各个模块的正确性和性能这除了能缩短SOC芯片设计的时间外还能降低设计和制造成本提高可靠性。IP核复用技术使芯片设计从以硬件为中心逐渐转向以系统、软件为中心从门级的设计转向IP模块和IP接口级的设计。构建一个系统是个复杂的过程实际应用中设计者往往到设计的后期才可以明确软件和硬件要实现的功能系统要达到的性能等具体指标而这些指标又实际决定了该选择哪个IP模块。一直以来SOC集成者有一个梦想那就是能第一章绪论够得到一种IP核这种IP核在设计初期就能够预估性能而这个预估的结果能够在物理实现的时候仅仅简单的调整就能达到开始系统设计的目标。.课题来源及研究意义自从SOC设计概念提出以来企业界、研究机构和大学开始尝试探索SOC设计方法和IP核复用技术有一批chipless类公司从原来的工艺加工厂商(foⅥldw)和无工厂(fabless)类公司中脱颖而出如删公司、MIPSTechnologies、Ra吼buS及ⅥrageLogic公司等他们依靠授权IP核而生存成长。以深亚微米工艺和基于IP核复用的SOC设计技术为支撑的系统芯片技术已经成为国际超大规模集成电路的发展趋势和二十一世纪集成电路技术的主流。经济建设、国家安全和社会信息化的需求为集成电路产业提供了前所未有的广阔市场空间和难得的发展机遇。正因如此国家计划专设了超大规模集成电路专项“重点启动对经济建设、社会发展和国家安全有支撑作用的SOC平台技术和典型品种开发择优滚动支持具有共性意义的集成电路IP核支持具有前瞻性的SoCEDA技术和工艺模块技术”其中SOC设计技术、平台建设以及关键IP核更是其中的研发重点。图.给出了SOc设计方法学的结构副‘。刀【】。SoC设计方法学软硬件协同设计技术II'设计重用技术Il底层设计技术系统描述软硬件系统仿真与验证技术黾核的设迂验逛测试技术口基于平厶口的设计重用技术时延驱动的高层次综合技术可重构计算技术图.面向SOC的研究内容:‘一’‘:由图.可以看出IP核是SOC的基础其设计技术主要可分为基于m核的模块级复用和基于平台的系统级复用。主要包括口核的设计和IP核的使用。m:核的设计目标是实现即插即用但目前离这个目标还有较长的距离。IP核设计除一低功耗高层次设计技术一一结合底层的建模\分析技术一一基于H核的设计重用技术一一基于核的接口综合与集成一一一软硬件协同综合技术一一软硬件划分技术一基于IP核的SoC设计关键技术研究了需要考虑具体功能之外还要考虑可复用性、可测性及测试的可复用性。IP核质量是IP核最重要的因素之一必须是可复用、可配置和可升级的而且IP核升级应符合可复用标准以确保升级后IP核的可复用性。IP核接口的有效通讯一直是困扰SOC集成的障碍。传统的IP核在接口方面只是建议约束在AMBA、WishBone等一些现有的片上总线协议上。然而这些协议相互并不兼容而且并不是全部端口都同步输入同步输出加上SOC设计通常采用深亚微米技术实现设计规模巨大IP模块间延迟较大这就导致了在SOC集成时出现一系列问题。不一致的接口规范常常使得SOC集成设计师需要增加总线桥进行接口信号转换才能完成IP核间的可靠通讯这种增加总线转换的处理技术在时序布局时却经常导致布局布线多次反复而难以收敛难以匹配设计约束有时候甚至不得不引入高速时钟来进行时序修正此外不同IP核经常工作在不同时钟频率使得在IP核之间数据传输不同步。在设计复用技术的推动下基于IP核的接口综合与集成将逐步成为研究的热点。接口综合在不同的年代赋予了不同的意义从世纪年代末不同单元块(Block)间接口逻辑电路的生成到年代中不同组件间固定转换电路的使用到现在不同IP核间自适应接口电路的设计使接口综合技术得到了相应的发展。特别是在当前以IP核复用技术为主的SOC时代接口综合的地位越显突出它已成为SOC设计中的关键技术之一。中国有着巨大的市场空间数字电视、手机及计算机等的市场需求巨大许多产品产量占世界前列然而目前几乎所有的核心技术都掌握在外国公司手里市场是我们的而技术却是别人的。从市场需要来看未来的IC设计是SOC的设计一家公司很难具备系统功能需要的所有知识开发出SOC所需要的全部模块。同时新的市场增长点不断涌现产品更新换代速度的不断缩短使用其他公司设计的IP核成为必然。因此国家科技攻关项目、国家计划和国家自然科学基金近几年来一直致力于SOC设计中基础问题的研究和解决这其中包括IP核设计问题、IP标准、SOC平台等研究项目。而信息产业部的电子发展基金、国家集成电路专项基金、国家计划、国防方面的项目、地方政府SOC专项等都有IP核和SOC相关技术研究项目。年国家计划集成电路设计重大专项基金中就支持了类共个企业的IP核开发。本课题依托于国家计划项目“USB.OIP核设计’’(项目编号:AAlZl)“基于IP核的SOC平台设计关键技术"(项目编号:AAlZl)“USB.OIP核推广平台建设"(项目编号:AAlZll)以及著名企业委托开发的常用外设IP核开发、高性能微控制器IP核项目支撑重点对SOC设计技术、基于弹性时序接口(tebaSedTimingPaddedceUIPCoreResynchronous)IP核设计技术、IP核复用技术、可配置参数化IP核设计技术进第一章绪论行深入研究并结合USBIP(USBUniversalSerialBus)核的设计以及高性能微处理器(位)IP核设计为例进行了该IP技术的实用化研究。这些研究对于我国跟进国际SOC设计技术、IP核复用、ESL设计技术有较大的促进作用尤其对IP核基于时序弹性接口技术的研究对基于接口设计的SOC技术、基于IP核的快速集成是非常有益的尝试具有一定的科研价值和产业指导意义。论文主要研究内容论文研究的对象是基于TPCR的IP核可复用设计技术和参数化可配置设计技术主要围绕SOC设计技术、弹性延迟再同步IP核设计复用技术、参数化可配置IP核设计技术、可配置微处理器IP核设计技术、可配置USBIP核技术深入研究和探讨。全文主要以软IP核为设计对象进行论述其部分结论也适用于固IP核和硬IP核具体研究工作及相关章节安排如下:.第二章介绍了现有SOC设计方法设计流程SOC设计的关键技术SOC集成对IP核复用、接口、可测性等要求以及当前SOC设计技术发展趋势与面临的挑战等从SOC集成角度探讨IP核的设计要求。第三章讨论了IP核的参数化可配置设计方法提出了基于TPCRIP核的基本模型该模型规范了IP核设计的接口时序为IP核非钟控信号增加了参数化延迟单元对IP核的时序描述进行约束使得SOC集成者能够在设计初期对IP核接口时序范围初步规划并能够在集成时无缝接入到SOC中而无需增加粘合逻辑:对钟控信号增加了再同步单元使得IP核可以可靠地工作在多时钟域系统中本章还探讨了带弹性接口IP核的设计方法、延迟的描述、对测试的影响以及基于TPCRIP核的SOC集成设计流程。第四章依托国家项目“USB.OIP核开发"应用TPCR技术和参数化可配置技术分PHYIP核和LINKIP核两部分实现了USB.协议。PHYIP核为数模混合电路采用硬IP核实现依照TPCRIP核的设计方法其UTM接口信号配置有弹性延迟单元。LINK口核为纯数字电路对其可取舍的细分功能如端点数目、端点类型、传送方式等进行参数化设计给出了通过参数配置裁减功能模块的方法其接口采用弹性延迟设计和再同步设计使得IP核支持多时钟域工作有效扩展了AP端的时钟选择范围本章还基于SMIC.岬CMOS工艺完成了USBPHYIP核USBLINKIP核综合与版图设计并进行了流片验证。结果表明采用TPCR设计方法该USBIP核接口时序范围较宽、能够适应更多的外部IP时序参数化配置使得IP核规模可伸缩能够较好地匹配不同的设计需求。基于IP核的SOC设计关键技术研究第五章结合位嵌入式微处理器()(DMARC)IP核项目进一步验证了本文的TPCR设计方法和参数化可配置设计方法研究CPUIP核的可配置设计技术着重探讨CPUIP核的体系结构分析其作为IP核的特点对CPU支持的指令集和支持的外围功能部件采用参数化可配置设计技术通过不同的参数开关来选择指令集和取舍功能部件探讨了CPUIP核弹性接口实现以及对CPU测试结构的影响并对USBPHYIP核、LIⅫ(IP核、)眦CIP核以及其它IP核(UART、SRAM等)进行了SOC集成验证。结果表明本文提出的TPCR设计技术可以有效地加速SOC设计中的时序收敛过程提高IP核接口时序适应能力而参数化设计技术能够增强IP核的伸缩性提高IP核的可重用性。第二章SoC集成技术第二章SoC集成技术.简介SOC一一SystemonaChip字面意思是把系统放到芯片上相对于SoB(SystemontheBoard)它是把众多具有独立功能的VLSI系统组合在单一芯片的集成电路能够提供完整的应用功能。在这里预先设计好的复杂功能模块(如IP核虚拟器件宏模块)是关键。基于IP模块的SOC设计是设计能力追赶工艺制造规模的有效方法。如果我们把系统集成进芯片可以降低成本提高性能降低功耗同时还能增加可靠性减小体积。.。lSoC设计方法SOC系统功能的实现依赖于一系列硬件(器件)和软件是软硬件的结合。把软硬件组合起来完成系统功能就是软硬件协同设计。SOC设计过程主要就是软硬件协同设计通过设计复用完成设计产品。SOC设计首先是定义系统规范明确系统要求。这一步主要是确认系统的功能性能功耗成本可靠性以及开发进度工作环境通常由设计人员和市场人员共同制定构成了早期的系统要求规范。定义好系统规范以后就可以根据系统规范设计系统的体系结构构建系统的整体架构确定系统实现方案把一系列抽象的设计规范转化成体系模型然后根据经验和积累选定实现子系统的体系结构并进行软硬件划分明确哪些功能由硬件完成哪些功能由软件承担。最常用的方法就是把系统按照规范分成各个子系统把这些子系统以某种算法组织起来构成完整的系统。组织子系统的算法称为模型而模型描述了系统组成的对象和组织规则。通常利用模型能够把系统分解成众多的设计对象规定这些对象的设计规范并根据系统性能成本设计时程等结合设计经验划分硬件和软件。完成软硬件划分以后还必须定义软件和硬件之间的物理接口和通讯协议并建立各自部分的详细设计规范。通用的协同设计流程如图.所示Iz。‘J。一旦完成软硬件划分明确了硬件设计规范(软件设计部分论文不作探讨)就可以根据一系列的设计目标和约束进行硬件的体系设计。基于IP核的SOC设计关键技术研究..SoC设计流程图.软硬件协同设计方法SOC因为设计规模巨大操作的设计元素是具有较大规模的IP核、虚拟器件和宏模块所以它需要完全不同与传统的设计方法。传统的Top.Do、Ⅳ或者Bottom.Up设计方法已经不适合基于核(core)的SOC设计主要原因是在核的设计阶段无法考虑使用核时的所有情况。纯粹的Top.Do、ⅣIl设计方法适用于那些对IP核的使用环境完全预知的情况而通常情况下这是无法做到的。由于SOC设计是建立在IP核的基础上的从整体上看它具有传统ASIC设计的体系结构思想需要从顶层进行整体规划适合Top.Do、^Il设计思路从IP核角度看它已经有了一些完成的底层功能模块系统设计从形式上看是对这些预先设计模块的组装契合Bottom.Up设计的内涵因此SOC设计方法是把Tp.Do帅设计方法和Bottom.Up设计结合起来同时考虑物理设计和性能软硬件协同开发相互交织迭代的方法。这种设计方法和传统ASIC顺序设计的方法截然不同它的物理设计、时序设计、硬件设计和软件设计可以并行进行同时又相互影响迭代前进称之为并行交互螺旋式设计方法如图.所示【lJ【。】。第二章SoC集成技术SystemDesignandVerificationPhysicaIdesignPhysicalSpecification:Are孔powercIocktreedesiqmPreIImInaryfloo巾l柚。{noOrpIans..一.jl广......Revision:arcaPowerandn掣孵币mingSpecification:I/otimin吕clock丘auencvBIockleveItiming~专一BlocksynIhesisandpIacementTopIeVeIsvnthesisHardwaredesinHardwareSpecifjcatiOn瓠kallocation卸dalgorithmdevelODment~专一Partitionintosub.block~专一BIockverificationTopleVeIHDL一专一Tp.IeVelverificationSoftwaredesinSOnwarCSpecificationAppIicationprototype卸dusecaseanalysis一专Applicationprototypetesting一专JSecasedesign绷dcodedeVeIopment{一ApplicationandusecaSetestIng一专Application柚dusec罄etesting图.SOC并行交互式设计流程在这个设计流程中体系设计是基于软硬件协同开发的而VLSI设计需要同时考虑分析和优化面积、性能、功耗、噪声、测试、工艺约束、互连线、连线负载、电磁兼容以及封装条件。设计过程的第一部分包含一系列规范的开发和验证规范要反复推敲细化直到能够根据规范进行RTL设计。规范应该单独完成通常有两种形式:形式规范和可仿真规范。形式规范用于比较设计过程中各个阶段不同级别抽象层次之间的正确性便于在不同层次之间进行一致性检查。有一些形式规范语言(比如VSPEC)可以帮助我们规范功能行为、时序、功耗约束开关电容面积约束和其它参数。然而这些语言目前仍不成熟尚没有强大的商业工具。目前可仿真规范使用更广泛一些。可仿真规范采用抽象的形式描述设计的功能行为通常是用C/C抖/SDL等语言写的可执行的软件模型他们和硬件的VerilogⅣ如L对应。基于IP核的SOC设计关键技术研究..IP核复用技术.SOC关键技术复用是SOC设计的关键【.。IP核复用被公认为增加设计效率的最快方式事实上在芯片设计的历史中已经有超过年的设计复用记录只是不同时期复用的级别不同。在ASIC设计中I玎L完成逻辑综合和标准单元的自动布局布线时复用的是基本单元是一些门级复杂度的元件。此外还有一些标准模块的复用如存储器等。在SOC设计中复用涉及更高的抽象层次更复杂的元件。这种基于模块的设计方法涉及模块划分设计以及集成等。SOC采用基于模块的体系设计IP模块只是它的可复用的元件。在现代设计方法中基于IP模块的SOC设计方法越来越重要IP模块的设计质量也越发重要在SOC集成之前模块的前期准备必须考虑到不同的设计阶段确保设计的可复用性。这些前期的考量有一些共性的规律阳】。同步设计同步设计风格在基于IP核的SOC设计中极为有用。在同步设计中数据只会在时钟沿发生改变采用同步时钟信号能使得时序分析有一个很好的基准在此基准下综合器能很好地优化IP电路结构【】【。而对每个IP核都通过寄存器连接本质上寄存器把IP核进行了隔离既同步了IP核的接口又方便应用和测试【l。时序时钟是所有电子系统的心脏其性能和稳定性直接决定着整个系统的性能在SOC中每个IP核在数据速率、时钟、时序、时延方面都可能有少许不同时钟的处理方法是SOC多IP核设计中的关键。任何细微的时钟失配都可能对整个SOC带来重大影响甚至造成设计失败。因此鲁棒的时钟域设计是SOC设计、IP核设计所必须的要提

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