关闭

关闭

关闭

封号提示

内容

首页 多IP核嵌入系统的测试结构及其调度优化研究

多IP核嵌入系统的测试结构及其调度优化研究.pdf

多IP核嵌入系统的测试结构及其调度优化研究

xl46512 2012-05-08 评分 0 浏览量 0 0 0 0 暂无简介 简介 举报

简介:本文档为《多IP核嵌入系统的测试结构及其调度优化研究pdf》,可适用于IT/计算机领域,主题内容包含上海大学硕士学位论文多IP核嵌入系统的测试结构及其调度优化研究姓名:冯云申请学位级别:硕士专业:微电子学与固体电子学指导教师:张金艺上海大学硕士学位符等。

上海大学硕士学位论文多IP核嵌入系统的测试结构及其调度优化研究姓名:冯云申请学位级别:硕士专业:微电子学与固体电子学指导教师:张金艺上海大学硕士学位论文多驴核嵌入系统的测试结构及其调度优化研究摘要为了提高设计生产率和缩短上市时间P核嵌入复用已经成为系统芯片设计的主要方法。然而多P核嵌入的设计同时也给系统芯片的测试带来诸多挑战集成者往往在设计的时候就需要考虑测试问题。本文主要研究多口核嵌入系统的测试结构及其测试调度优化。多口核嵌入系统的测试结构包括测试访问机制(TAM)及测试环(wrapper)前者在测试源和测试宿之间为口核提供测试激励与响应的访问通道后者是提供一个P和与TAM之间的接口它可以提供多种操作模式。本文介绍了测试环从提出到发展成为IEEEStd.的过程并详细分析了它的工作原理。文中主要介绍了几种经典的测试访问机制特别重点分析了基于测试总线的TAM策略的原理并对三种基于测试总线的TAM的优缺点进行了总结。在系统芯片中嵌入的Ⅲ核数目越来越多的今天采用了合理的TAM的同时还需要进行测试调度优化。测试调度优化是一个典型的NP完全问题本文讨论了测试调度的整数线性规划模型以及二维矩形装箱算法并给出了各自的局限性。由于越来越多的层次化IP核出现在设计中而在传统的测试环配置下父核与子核不能够同时并行测试。本文在引入了一种改进后的测试环单元之后实现了层次化IP核中的父核与子核的并行测试使得测试调度算法能够应用到带层次化m核的设计当中。本文研究了测试环和测试访问机N(TAM)的优化问题提出将遗传算法同时应用到测试环扫描链平衡优化、多IP核分配TAM总线的调度优化、测试总线划分三方面。方案通过ITC’基准电路的实验证明获得了较好的优化效果有效地降低了系统芯片的测试时间。关键词:测试环测试访问机制测试调度层次化口核遗传算法V上海大学硕士学位论文多m核嵌入系统的测试结构及其调度优化研究ABSTRACTInordertoimprovetheproductivityandshortenthetimetomarketreuseofIP(IntelligenceProperty)coresembeddedinthesystemchipbecomethemajordesignmethodology.Thisdesignmethodologybringalotofchallengesinthetestabilityofsystemchipdesignersshouldtakecareoftestproblemsatthebeginningofthedesign.ThisdissertationmainlydiscussesthegeneraltestarchitectureanditsschedulingoptimizationforthesystemchipembeddedmultipleIPcores.ThetestarchitectureforthesystemchipembeddedmultipleIPcoresincludetestaccessmechanism(TAM)andtestwrapper,theformerprovidesachannelfromtestresourcetotestsinkthelatterprovidesseveraloperatingmodesandworksasallinterfacebetweenTAMandIPcore.ThisdissertationintroducesthedevelopmentoftestwrapperwhichhasbecomeIEEEStd.andanalysisitsworkprincipleindetails.SeveralclassictestaccessmechanismwimaparticularfocusonanalysisTAMstrategyprinciplebasedontestbusisintroducedatthesametimetheadvantagesanddisadvantagesofthethreeTAMsbasedontestbusaleconcluded.InnowdaysthenumberofIPcoresembeddedinthesystemonchipisincreasingandthetestarchitecturenotonlyneedstobeconfiguratedbyreasonableTAMbutalsoneedstestschedulingoptimization.TestschedulingoptimizationisatypicalNPhardproblemthisdissertationdiscussesintegerlinearprogrammingmodeloftestschedulingaswellastwodimensionalrectangularpackingalgorithmandgivestheirlimitations.AsmoreandmorehierarchicalIPcoresarereusedinthedesigntheparentcoreandchildcoreconfiguratedbytraditionaltestwrapperCannotbetestedinparallel.AnimprovedtestwrappercellisintroducedtosolvetheproblemanditalsomakestestschedulingalgorithmCanbeusedtodesignembeddedinhierarchicalIPcores.Thisdissertationstudiestheoptimizationproblemsoftestwrapperandtestaccessmechanism(TAM)andapplygeneticalgorithmintheoptimizationofbalanceVI上海大学硕士学位论文多IP核嵌入系统的测试结构及其调度优化研究testwrapperscanchainsassignmentofmultipleIPcorestotheTAMspartitionoftheTAMsatthesametime.ThroughtheexperimentalresultsofITC'benchmarkcircuittheproposedgeneticalgorithmreducesthetesttimeofsystemchipeffectively,andhaveabetteroptimizationresultscomparetothetestschedulingofintegerlinearprogrammingmodelandtwodimensionalrectangularpackingalgorithm.Keywords:TestWrapper,TestAccessMechanismTestSchedulingHierarchicalIPCoreGeneticAlgorithmVII上海大学硕士学位论文多p核嵌入系统的测试结构及其调度优化研究原创性声明本人声明:所呈交的论文是本人在导师指导下进行的研究工作。除了文中特别加以标注和致谢的地方外论文中不包含其他人已发表或撰写过的研究成果。参与同一工作的其他同志对本研究所做的任何贡献均己在论文中作了明确的说明并表示了谢意。签名:z当圭日期:丝!:!:多本论文使用授权说明本人完全了解上海大学有关保留、使用学位论文的规定即:学校有权保留论文及送交论文复印件允许论文被查阅和借阅学校可以公布论文的全部或部分内容。(保密的论文在解密后应遵守此规定)签名:导师签名:谨堑二垄日期:乏型:亨:乡Ⅱ上海大学硕士学位论文多m核嵌入系统的测试结构及其调度优化研究.引言第一章绪论由市场引导的微电子工业要求芯片产品拥有强大的功能、高可靠性、低功耗以及较短的上市时间。这些芯片的实现都得益于发展迅速的集成电路制造工艺而芯片也被认为是现代电子产品的基础。市场对速度更快、更小产品的需求使得半导体工业往系统集成芯片上发展其中可能包括数字逻辑部分、存储器、模拟部分、模数混合部分等等这样的系统称为片上系统也称为系统芯片(SoC)。相对于板上系统系统芯片极大地缩小了系统体积减少了板级系统中芯片与芯片之间的互连延迟从而极大地提高了系统的性能。为了缩短上市时间和节约开发成本系统芯片越来越多的采用嵌入式核进行设计这些嵌入式核被称为IP(IntellectualProperty)核这种基于P库的IP复用设计方式已经成为IC设计的主流方式。但是基于多口核嵌入系统芯片设计方法也给设计者提出了更多的挑战可测试性设计就是其中的难题之一【l】。IEEE与JTAG于年提出了JTAG标准即IEEEStd.【】用于解决芯片之间的互连测试。但是芯片之间的互连除了简单的导线连接之外还有电容耦合或者电感耦合方式等为了解决这类互连测试问题IEEE标准化组织又于年提出了IEEEStd.模数混合系统的出现使得原来的.表现出某些不足因此该组织于年对年版本的.进行了修订【】。随着各芯片之间的信号传输速度的提高(高达数GHz)数字信号在这些通道上逐渐表现出模拟特性为了能够对高速数字通道进行测试该组织又于年推出了IEEEStd.标准【】。另外该组织还提出了IEEEStd.标准。这些标准的出台大大的推动了互连测试技术的发展。值得指出边界扫描系列标准虽然是为了进行互连测试而提出的但它也可以应用于芯片内部的可测试性设计【。只是由于芯片内部的测试需要较大的数据量而边界扫描所提供的扫描端口数目较少所以在大多数情况下它只用于芯片之间的互连测试。上海大学硕士学位论文多m核嵌入系统的测试结构及其调度优化研究对于多口核嵌入系统芯片内部的可测试性设计主要采用扫描设计和BIST方法。Mentor公司和Synopsys公司的可测试性设计工具都支持这两种方法但是现代的测试工具还有许多不够完善的地方需要人工干预的情况很常见。扫描技术除了边界扫描之外还包括全扫描和部分扫描。全扫描技术就是将芯片内部所有的触发器用可扫描触发器替换而部分扫描则是将芯片内部的一部分触发器采用可扫描触发器替换。目前这项技术已经比较成熟需要解决的只是一些细节问题目的在于提高故障覆盖率和易测试性。BIST技术是一种内建自测试技术对于它的研究目前主要集中在低功耗和高故障覆盖率方面。系统芯片的测试自动化离不开功能强大的自动测试设备。自动测试设备需要将测试激励施加到被测试芯片随着芯片复杂性的提高测试数据量非常浩大所以它应该有很大的内存。为了缩短测试时间就要尽可能的让芯片内部各模块进行并行测试如何让芯片在最短的时间内完成测试又要保证各项资源不冲突是一个困难的问题。为了缩短测试时间要考虑到很多问题下面列出几个最重要的问题【】:()功耗约束问题:系统芯片各个模块在并行测试时功耗往往很高所以必须确定功耗极限值这个极限值的确定往往与芯片的材料、电路的性质等多种因素有关:()TAM(TestAccessmechanism)优化问题:自动测试设备往往要提供大量的测试总线如何将测试总线分配给相应的被测试模块缩短测试时间是一个困难的问题()优先级问题:系统芯片中各个模块的测试并非完全独立外层模块的测试有时需要它的嵌入式模块先完成测试()资源冲突问题:测试资源包括内部与外部的各种总线、激励产生单元、响应分析器等。在并行测试期间同一个测试资源不能在同一时刻分配给不同的测试模块同一个模块也不能同时分配给不同的测试资源()故障模型的复杂性:现代的自动测试设备往往只能测试固定型故障对于电流故障模型的测试大多不能胜任。虽然有些测试设备可以实现电流模型的测试但是目前的技术水平仍然不能准确确定故障位置。上海大学硕士学位论文多IP核嵌入系统的测试结构及其调度优化研究.IP核的复用及其可测试性设计系统芯片就是在单一芯片上实现信号采集、转换、存储、处理和I/O等功能将数字电路、模拟电路、信号采集和转换电路、存储器集成在一块芯片上实现一个系统的功能。因此系统级集成电路设计方法具有降低整机成本、提高集成度、降低功耗等优点。但系统芯片的系统复杂、集成度高还需解决模块之间的干扰问题。任何一家公司从零开始独立完成系统级设计都是一项十分艰巨的任务。IP核即知识产权核确切地说应为“知识产权设计模块”是预先设计好的电路功能模块。口核分为软核(SoilCore)、硬核(HardCore)和固核(FirmCore)。软核是指用RTL和门级VerilogHDL和VHDL的形式描述功能块的行为但是并不涉及用什么电路和电路元件实现这些行为。与硬核相比软核的设计周期短设计投入少。由于不涉及物理实现用户能把RTL和门级HDL表达的软核修改为自己需要的设计综合到选定的厂商工艺上增大了P的灵活性和适应性。硬核的电路布局布线和工艺是确定的已完成全部的前端和后端设计提供设计的最终阶段产品。固核是一种介于软核和硬核之间的疋通常以RTL代码和对应具体工艺网表的混合形式提供。固核是完成了综合的功能块以网表的形式提交客户使用。固核允许用户重新确定关键性能参数如果客户与固核使用同一个生产线的单元库口的成功率会比较高。最早的P开发是为了提高设计效率、减少设计风险将多次设计成熟、经工艺验证并已优化的设计模块建库提供给相同功能的电路设计使用。随着集成电路的发展和SoC复杂性的提高给IP核的开发带来巨大的商业机遇口核已成为一种商品IP技术越来越成为IC界广泛关注的焦点。功能模块化的系统芯片具有易于增加新功能和缩短上市时间的显著特点是IC设计业当前乃至未来的主流设计方式。利用IP设计的形式可将不同公司的特长集中到同一产品的设计与制造中【J。利用IP核设计系统芯片可以有效地缩短系统芯片的开发时间缓解设计的能力与IC制造的矛盾降低产品开发的成本。对于一个公司来说进行大规模SoC设计的时候能够得到大量的功能模块就变得尤为关键这样就可以满足上海大学硕士学位论文多IP核嵌入系统的测试结构及其调度优化研究快速面向市场的要求而实现商业目标。这种利用口核设计系统芯片模式虽然缩短了SoC设计周期但却使SoC测试面临巨大挑战。这是因为:第一口核供应商与SoC集成商是不同的企业为了保护知识产权口核供应商不愿意向SoC集成商提供m核的结构信息。但是P核的测试是由SoC集成商完成的这样对SoC集成商来说口核测试是黑盒测试也就很难对测试进行优化。第二P核的多样性带来测试的复杂性。就P核的设计形式而言有上述软核、固核、硬核三种就电路类型而言有数字逻辑核、存储器核、模拟/混合核就功能而言有处理器核、DSP核、多媒体核等就电路可测试性设计方法而言有内建自测试(BuiltinSelfTestBIST)扫描测试、边界扫描测试、测试点插入等就时钟而言有处理器核和DSP核等需要高频时钟的口核也有外设控制器等只需要低频时钟的妒核。SoC集成商必须考虑对多样性的支持。第三测试资源是有限的外部测试设备所能提供的测试通道数ATE(AutomaticTestEquipment)的测试通道深度和测试时间都是“稀缺资源"。因而SoC的测试必须考虑所有与此有关的细节因而使测试日渐成为SoC设计流程中的瓶颈。如图.所示根据年ITRS的预测到年芯片的测试成本将与制造成本持平。图.芯片的测试成本与制造成本的比较.国内外研究概况及课题的提出由来源不同、规模不同和描述不同的P模块构成的SoC的测试面临着重大挑战目前测试成本已经占整个制造成本的%。IEEE于年成立了IEEEP工作组着手制定与SoC狈U试相关的标准并于前年正式推出IEEEStd。标准。该标准定义了测试复用的体系结构如图.所示强调在一定下TAM复用IP模上海大学硕上学位论立多伊棱嵌入系统的测试结构压其调度优化研究块测试是解决soc测试问题的根本。幽I基于IEEEStd的测试复用体系结构早在IEEEStd标准未推出之前国外的专家学者已先后提出了几种重要和典型的测试访问结构。它们都有各自的特点简单介绍如下:直接测试访问I:Intel公司于年提出了直接测试访问方法(DirectTestAccess)把IP核的输入、输出都映射到芯片的管脚上。其优点是使得在测试模式下可以将IP核直接与芯片引脚相连进行测试访问。缺点是当IP核的引脚数较多超过了芯片管脚数时必须对IP核电路结构进行修改使过多的引脚映射成规定数量的引脚。此时对多路选择器的控制就会过于复杂占用面积过大而且直接测试访问没有解决互连测试的问题:该方法一次只能测试一个模块效率不高。基于系统总线的AMBA剐:年由ARM公司提出其优点是可以兼容各种测试类型(功能测试、BIST、全速测试)由于使用系统总线不需要专用的测试总线系统级测试丌发相对简单。缺点是该方法仅适于基于AMBA总线的SoC。基于测试总线(TestBus)的visiblecores技术】:年DuetTechnologies公司提出了中基于测试总线(TestBus)的测试技术VisibleCores。其优点是可以进行全速测试'也能处理UDL年N互连测试。缺点是仍然只能一次测试一个IP核且当测试总线宽度与IP核的引脚数不同时还要依靠多路选择器来进行匹上海大学硕士学位论文多m核嵌入系统的测试结构及其调度优化研究配。基于专用测试总线技术的TAMtlo】:年Philips公司提出了另一种基于专用测试总线的测试访问机制:由测试环(TestShell)、测试干线(TestRail)以及测试控制机带lJ(TestControlMechanism)组成。优点:TestRail方法第一次实现了坤核的并行测试能处理包括UDL、阴影逻辑和互连在内的大部分测试。该方法是已制定的IEEEStd.标准的基础。缺点:由于该方法灵活性太强要得到最优配置不容易。基于CAS.BUS的TAM】:CAS.BUS方法是一种与IEEEStd.Wrapper相兼容的可调整宽度、可动态配置的测试访问机制。CAS.BUS测试机制由核访问开关(CAS.CoreAccessSwitch)、测试总线(testbus)组成。优点:可以动态配置支持层次化的核结构的测试。缺点:它要求测试总线的宽度N不小于任何P核的输入输出端数量P它虽然适用于IEEEStd.Wrapper结构但却几乎没有用至lJWrapper的功能且也一次只能测试一个口核无法实现并行测试。透明路径澍】:Ghosh于年提出后利用H.SCAN改进。优点:核透明化策略所需的面积开销较少与扫描设计结合紧密并且设计简单。缺点:该方法需要来CPU控制测试过程测试过程中需要暂时停止待测核时钟延迟较大:一般一次只能测试一个IP核有其局限性。基于边界扫描的TAM:该方法将IEEE.标准规定的测试结构应用至USoC的测试当中。在嵌入核的输入输出端口上添加边界扫描单元既为口核测试提供了测试隔离又为核的输入输出端口提供了可控性及可观测性。优点:利用了成熟的工业技术因为很多IP核最初是作为单一芯片而设计的因此大都含有BS结构利用JTAG结构来进行SoC的测试比较方便。缺点:多级TAP的控制是个技术难点JTAG结构只有一个串行的测试数据输入输出端口只有一比特位宽因此测试的时间很长能做带宽和测试时间的优化对于小规模的SoC基本可以满足测试需要对规模较大的SoC就过于费时。应该注意的是IEEEStd.只是把测试环(Wrapper)的行为标准化它虽然解决了单个IP核测试的可控性、可观察性及多IP核之间的互连测试但要对多IP核做到完善的测试必须需要系统集成者有详尽的测试计划需要满足一些系统上海大学硕士学位论文多口核嵌入系统的测试结构及其调度优化研究要求比如测试时间、测试时的功耗、测试向量生成的复杂性和质量、面积增加的开销另外还需规划好在测试过程中多个m核被测试的先后关系和系统架构。另外随着设计规模的增大层次化IP核的复用也日益增多。对于层次化口核的测试传统的测试环虽然能够提供串行测试但这将导致测试时间变长。本文将针对这个问题引入一种改进的测试环单元使得层次化Ⅲ核能够同时并行测试。测试环以及测试访问机制(TAM)是多IP核嵌入系统芯片的主要测试结构这两者的设计决定了系统芯片的测试时间进而决定了测试成本。为此如何设计和优化出更加有效的测试环及测试访问机制成了目前多IP核嵌入系统芯片测试的研究重点。测试环的优化主要集中在如何使得测试环扫描链平衡以便在有限的TAM宽度的条件下单个m核的测试时间最短。测试环优化被证明是旅行商问题(TravelingSalesmanProblemTSP)或多处理器规划问题(MutiProcessorScheduling,MPS)属于NPhard问题【】。Philips公司的ErikJanMarinissen与Duke大学的Vikramlyengar分别提出了FFD(Firstfitdecreasing)及BFD(Bestfitdecreasing)算法来对测试环进行优化有一定的启发意义。国内的中国科学院计算机技术研究所信息网络研究室的胡瑜将单口核测试环扫描链平衡扩展到双P核使双IP核内最长的扫描链比两个单口核内最长的扫描链短从而缩短测试时间【】o测试访问机制的优化主要体现在确定最优的TAM宽度及其划分寻求最优的核分配到TAM上的方式以减少总的测试时间。Duke大学的KrishnenduChakrabarty开发了整数线性规J£fJlLP模型用以指导IP核的分配测试总线宽度的选择【】。然而这个模型的问题在于忽略了测试环协同优化另夕blLP模型的建立比较复杂当系统芯片规模较大时求解时间较长得到的结果也不一定最优。VikramIyengar提出的二维矩形装箱算法虽然在较大规模的系统芯片的测试调度上有一定优势但二维矩形装箱测试调度的TAM位宽的划分更为复杂包括分割与合并测试总线的连接较为复杂不利于后面的物理设计【l。.论文的主要研究内容鉴于如今多m核嵌入系统芯片测试的成本越来越高所以降低测试成本具上海大学硕士学位论文多IP核嵌入系统的测试结构及其调度优化研究有非常现实的意义。多口核嵌入系统芯片的测试结构主要由三部分组成分别是测试源/宿、测试访问机制(wM)、测试环。为降低测试成本减少测试时间以上三部分都有相关的优化策略这些在正文中都会有描述。本论文主要研究的重点是测试环优化以及测试调度优化针对多P核嵌入系统芯片的可测试性设计本文的创新点主要体现在以下一点:在引用了一种改进后的测试环单元结构以适用于层次化口核并行测试的基础上将遗传算法同时应用到多口核嵌入系统的测试环扫描链平衡优化、IP核分配TAM测试总线上、测试总线划分等三方面通过采用ITC’基准电路进行实验结果表明基于遗传算法调度得到的测试时间比采用ILP模型及二维矩形装箱算法得到测试时间要少。.本文的章节安排本文的具体章节安排如下:第一章中阐述了课题研究的来源、目的、意义以及国内外研究的现状并就论文主要研究的内容进行了概述。第二章深入分析了多IP核嵌入系统可测试性设计中的三个重要部分:IP核的测试环、测试访问机制以及测试调度优化。第三章重点分析了层次化口核的测试介绍了一种改进的测试环使得层次化口核中的父核与子核能够同时并行测试。第四章根据测试调度优化存在的问题构建遗传算法模型将遗传算法应用到测试环扫描链优化、多口核分配TAM的调度优化和测试总线划分优化上。第五章通过对ITC’基准电路的分析选取了两个典型的SoC基准电路进行实验结果与ILP模型及二维矩形装箱算法相比较总的测试时间有所减少。第六章对论文所做的研究工作做了总结并给出了进一步深入研究的发展方向。上海大学硕士学位论文多坤核嵌入系统的测试结构及其调度优化研究第二章多IP核嵌入系统的测试策略基于多口核嵌入系统的测试中的问题包括单个口核的测试、测试访问机制、测试环的设计和改进。目前国际上针对不同的单个口核有着不同的测试方法多口核嵌入系统的测试访问机制也是多种多样各有各自特点惟有测试环已渐成标准IEEEstd.。本章将对测试环的工作原理进行阐述并介绍几种经典的测试访问机制最后讨论一下多P核测试调度优化问题。.IP核的测试环(Wrapper)..测试环的提出与发展当口核被集成到系统级芯片之后原本可测的端口就失去了原本的可控性和可观性而变得不可测试。如何通过系统芯片的输入输出引脚来访问嵌入的各个口核的输入输出端口是系统级芯片测试必须解决的问题。Philips公司的Marinissen等于年在国际测试会议(rrc’)'.提出了名为“TestShell的口核测试环【】如图.所示“TestShell”的提出给后来的IEEEStd.测试环的发展奠定了基础。测试环是核和TAM以及核与芯片其它逻辑之间的接口。测试环不仅实现多口核与核之间的测试隔离而且还为核提供了测试数据的传送通道。图中a【:】与z【O:】分别为功能输入输出端。TestShell由若干testcell一个可选旁路寄存器(Bypass)测试控制模块(TestControlBlock))及己些供选择Wrapper状态的多路器。Testcells位于口核终端给测试提供可控及可观性。旁路寄存器允许TAM旁路该口核及它的测试环。TCB由移位/更新寄存器组成控制测试环的操作控制信号从tc:输入。Varma与Bhatia提出了与TestShell十分相似的测试环叫做TestCollar。它的TAM基于测试总线构建TestCollar钡t试环除无旁路模式外其余特性与Testshell测试环相同。上海大学硕士学位论文多口核嵌入系统的测试结构及其调度优化研究rocorToZttlL.i图.TestShell结构年IEEE计算机学会的测试技术学会(TTTCTestTechnologyTechnicalCouncil)开始对嵌入式芯核的测试问题的研究IEEEStd.标准终于在年月日由IEEE.SA标准理事会通过年月日由美国国家标准协会(ANSI)通过并成为关于嵌入式芯核测试技术的正式标准标准文件于年月日在美国出版。下图.是IEEEStd.标准测试环【】主要有三个组成部分:测试环单元(Wrappercell)、测试环指令寄存器(W瓜)以及一位旁路寄存器(Bypass)。图中MTPi:MTPo:为并行的TAM输入输出端口它们将直接连接到芯片的测试访问机制TAM上。a:zO:】为核的功能输入输出端口测试环单元直接加在这些功能输入输出端口上图中以小方块表示(由于它与TestShell的测试环单元结构一样这里没有画出)SC为测试模式下的动态扫描允许(ScanEnable)信号而STPi为串行指令扫描输入STPo为串行指令扫描输出wc:为测试环控制信号它一般由芯片级测试控制器给出。测试环为IP核提供在正常的功能模式、核扫描测试模式、核测试复位模式以及核与核之间的互连测试模式之间进行切换的能力当m核输入输出端口数目大于TAM的宽度时测试环还提供宽度调整能力即在核的输入端口进行串并操作在核的输出端口进行并串操作。IEEEStd.标准测试环可经过取舍以配合上海大学硕士学位论文多口核嵌入系统的测试结构及其调度优化研究特定的TAM工作。捕rPo【o:】z:】图.IEEEStd.测试环实例TestShell测试环与IEEEStd.测试环的区别如下:TAM接口数目:IEEEStd.澳tJ试环连接到一位强fIJTAM(图.中的STPiSTPo)P以及位或多位可变的TAM(图.中MTPiMTPo)最小的实现是只有一位TAM这一位TAM既为W瓜传送测试控制数据又传送核测试所需要的测试激励及测试响应。但通常是一位强常ITAM接口和多位可变宽的TAM接口在这种情况下大量的测试激励和测试响应通过多位TAM接口传送而一位强制TAM接口用于对W瓜进行编程操作。旁路:两种测试环都包括旁路寄存器但两者之间存在明显差别IEEEStd.soon试环中的旁路寄存器的宽度为即它只旁路指令寄存器而TestShell中旁路寄存器的宽度一般大于其宽度等于并行输入端口(TestRail.i)数目它是用来旁路TAM的并行输入输出。上海大学硕士学位论文多IP核嵌入系统的测试结构及其调度优化研究..测试环工作原理对于口核而言测试环一般都具有以下四种工作模式:)正常功能模式正常功能模式又称为非测试模式在这种模式下测试环用于连接内核与外围电路内核的功能操作数据不作任何更改地通过测试环使内核完成芯片正常的功能测试环逻辑则处于透明状态。.)核扫描测试模式在核扫描测试模式下芯片的TAM被连接到核测试环端口并将测试激励传送到核的输入端口测试环观测核输出端口的测试响应并通过片上TAM将其传送到响应分析器上。)核测试复位模式在核测试复位模式下芯片上其他IP核处于扫描测试模式而被测内核自身则处于测试复位状态以便不影响那些被测试核进行测试。)互连测试模式在互连测试模式下各IP核应该处于测试复位模式而芯片通过TAM和各口核测试环向核和核之间的互连施加测试激励并观察测试响应。由上可知测试环为芯片内核提供在正常的功能模式和各种测试模式之间进行切换的功能。某些测试环设计除了以上所述的几种必备模式之外还可配置其它几种可选模式比如利用分离模式(DetachMode)以断开内核与其外围(如TAM间)的连接利用旁路模式(BypassMode)不经过内核测试数据通道以加快测试等。如图.是一个外面带有测试环的简单IP核核内有两条扫描链Bypass寄存器WrapperInstructionRegister组功能输入端Ela:功能输出端口zO:并行扫描测试输入端口WPI:并行扫描输出端DWPO:串行扫描输入端IWSI串行扫描输出端DWSO测试环控制端EIWSC:】。在这个简单例子中测试环可以将通过端ElWSI和WSO将口核连到串行TAM上也可以通过端口、卯I:】和wPoo:将IP核连到并行TAM上。图中的测试环可以执行六条测试指令支持正常功能模式和将IP核连到串行或并行TAM上进行测试模式。通过上海大学硕士学位论文多IP核嵌入系统的测试结构及其调度优化研究WlR对测试环进行工作模式的切换实际上是对测试环内的六个多路选择器及WrapperCell控制端的设置来实现表.中列出了测试环六种工作模式选择器及WrapperCell的具体配置。图。典型IEEEStd.测试环及其测试环单元表.测试环六种工作模式的具体配置Wral)pcrOatlXttcellWrapperMultiplexerSettingsInstructionsWCIWCMMMMMMNOrlTtalModeOOXXXXXXParallelIntemalTestlOOOXXParallelExternalTestOOXXlXXSerialLatonalTestlOSerialExtemalTestOXXlOSerialBypassXXXXXXO串行和并行测试模式针对同一IP核有的系统芯片集成者喜欢采用串行访问而另外有的人喜欢采用并行访问IEEEStd.测试环允许设计者在测试时间、面积代价和性能之间折中。例如串行访问要求串行控制接口和模式选择信上海大学硕士学位论文多IP核嵌入系统的测试结构及其调度优化研究号为单条连线而并行访问的并行控制接口需要nbit宽总线。同样也可以实现旁路寄存器(类似于IEEEl.标准规定的旁路寄存器)允许数据穿过Ⅲ核而不影响它的逻辑。测试环的六种典型工作模式如下图.所示每种模式下被激活的数据传输路径由粗线所示。(a)正常工作模式(c)并行外测试模式(b)并行内测试模式(d)串行内测试模式上海大学硕士学位论文多m核嵌入系统的测试结构及其调度优化研究(e)串行外测试模式(f)串行旁路模式图.测试环的六种典型工作模式前面提到的测试环结构都是假设在平坦化层次基础上针对无层次化IP核所设计支持六种工作模式。随着设计规模的日趋增大以及IP核复用的程度越来越高设计中往往会出现层次化IP核由于父核的测试需要子核测试环配置在外测试模式下方能进行而一般的测试环不能同时配置在两个模式下所以层次化P核的父核与子核只能分别测试如何对测试环进行改进以使得父核与子核能同时并行测试从而减少测试时间这一点第三章将给出详细分析。..测试环扫描链平衡优化为减少单个IP核的测试时间测试环优化主要通过测试环扫描链的平衡设计来实现使每条扫描链经过的寄存器的位数尽可能相等简单示意如图.。设Si为该测试环的最长扫描输入链的长度so为该测试环的最长扫描输出链的长度p为测试模式(testpattern)的数量则该核的测试时间为:T=(max{sisD>)Pmin{s,S。}()因此只有同时下降Si和So即测试环扫描输入输出链要尽量平衡T才会下降。上海大学硕士学位论文多P核嵌入系统的测试结构及其调度优化研究I试环扫絮:HlI卜{hIIP核卜IJLI.r高/.’L=::I.广:.j试环扫r。:::l描链L叫FFlIr/ir卜It一I搿IHlIP核I卜IJL.R:a.j试环扫一L=::Irt描链厂:.\叫I二::l’IlFFlI(a)扫描链平衡前(b)扫描链平衡后图.测试环扫描链平衡前后示意图实现步骤如下:()分割内扫描链成最少的Wrapperscanchain从而减少Wr叩perscanchain的长度()将功能输入加到生成的WrapperSCallchain中()将功能输出加到生成的Wrapperscanchain中。步骤()的一般算法(BestFitDecreasing)t如下图.所示:图.分割内扫描链的BFD算法相反针对IP核内扫描链条数过多的情况可将其中几条并行的短扫描链串为一条以减少TAMBus开销降低面积。当然新串行扫描链的长度不能大于max{siso)否则测试时间将变长。上海大学硕士学位论文多IP核嵌入系统的测试结构及其调度优化研究.测试访问机制(TAM)在多口核嵌入系统芯片中由于口核嵌入在芯片中作为其中的一个模块因而无法从芯片引脚直接访问到IP核的输入输出端口必须要为口核提供相应的测试访问通道。TAM测试访问机制也称为测试存取配置就是将测试激励从芯片输入端口传送到内核输入端口上再将核输出端口的测试响应传送到芯片的输出引脚上。常用的测试访问机制有直接并行访问结构、串行访问结构测试总线访问结构等。下面介绍几种应用较广泛的测试访问机制。..直接并行访问机制能够使嵌入式IP核从系统芯片引脚直接可测的一种简单的方法是提供从这些引脚对核直接并行的访ihjc。这需要加入一些额外的线来连接核的输入输出端再用多路选择器与芯片的引脚复用如图.所示这可以使每个核都分别可测试。图.直接并行访问在输入端的修改必须要为核的每个标准输入选择一个相伴的测试输入。图.表明UIl和T分别是功能输入端和相应的测试输入端。测试控制逻辑控制它对核的连接。它有两个输入:Tn州。和Tsd。Tn删。是一个全局的测试模块控制信号并被布线到每一个核。Tscl是一个测试选择信号它决定一个特定核的测试模式。这两个控制输入定义了三种操作模块。TmodeO对应着功能模式此时功能输入端的信号传输到核的输入。Tmode且T。d=对应着非激活测试模块此时被激活的核输入的高电平被驱动到低。最后一种Tmode=】且T鲥=对应着激活测试模式在测试输入处的测试信号传播到核的输入。上海大学硕士学位论文多IP核嵌入系统的测试结构及其调度优化研究图.右边是输出端的修改示意图。上述三种模式都可以应用到输出端。在功能模式下核的输出到了功能的输出端。在非激活测试模式下输出被驱动为低。这就使得不同核的输出用或门映射到芯片引脚上变得很容易同时还将非选中核和待测核隔离开来。在激活测试模式下核输出的响应可以在功能输出端观测。在任何时候只有一个核进入激活测试模式。双向信号也以类似的方式处理。图.输入鼻输出端的改进对于有很多的输入输出的IP核其所需的设计修改就复杂得多了。测试寄存器用来把核中不同的逻辑块配置在不同的测试模式。这样不同的核的信号就在不同的测试模式下选择到了芯片的引脚上。每个测试模式都要再配置内部逻辑以便用测试向量来测试相应的逻辑块。但是当一个系统级芯片有许多嵌入核时这种方法就不是很适合了因为面积开销太高而且直接测试访问没有解决互连测试的问题该方法一次只能测试一个模块效率不高。..基于IP核透明模型的测试访问机制如果采用某种方法使待测口核周围的电路都处于“透明"状态也就是说待测坤核的测试激励和响应可以无损地穿过这些电路那么就可以在芯片的引脚直接施加激励和收集响应。基于这种想法产生了基于IP核透明模型的测试访问机制。年Philips公司提出了宏测试:将每个口核(宏)的测试信息以测试协议描述结合整个系统的设计识别出能够访问的透明路径扩展到芯片级再通过上海大学硕士学位论文多m核嵌入系统的测试结构及其调度优化研究芯片级的测试协议调度每个模块的测试顺序最终通过单独测试每个IP的方法来完成整个芯片测试。测试协议与具体的测试向量无关它指的是测试向量怎样施加到输入怎样从输出收集响应。为了从芯片级的管脚访问到待测口核需要寻找通过其它口核抵达待测IP核的透明路径把IP核级的测试协议展开到系统级。为了缩小路径的搜索空间宏测试方法依赖IP核的功能信息寻找信号传输的通道。但这种方法对芯片中的IP模块及其测试信息有严格的规定和依赖性【。Ghosh禾lJ用RTL电路的功能路径F.path为m核的每个输入端到每个输出端构造一条通路使数据在IP核的“透明”模式下可以从一个输入端无损传递到任意一个输出【】。对于待测IP核的每个测试向量都要寻找一条从芯片引脚穿过其它IP核到达待测m核的路径。由于周围IP核的时序关系待澳lJIp核的相邻的测试向量可能要间隔若干时钟周期才能相继送到此时也需要停止待测IP核的时钟。由此可知该方法在进行一个D核的测试时除了测试激励本身所需的时钟周期还需要很多额外时钟周期来传送测试向量测试时间较长而且一般情况下该方法只能一次测试一个核因为几个IP核同时测试会使测试通路减少测试期间对时钟的适时停止以及各个核透明模式的转换需要芯片内或芯片外的CPU和寄存器结构来控制:将核测试扩展到芯片级所需的计算量较大。为了解决上面方法测试时间长的问题Ghosh又提出了另一种构造IP核“透明"路径的方法【】。与上面的方法利用核的功能获得“透明”路径不同该方法使用核的结构信息来获得“透明”路径。首先用“寄存器互连图(RegisterConnectivityGraphRCG)’’表示电路结构信息找出核结构中已有的输入输出端通路或在RCG的基础上构造H.SCAN(w.costhigh.evelscan)扫描路径插入多路选择器来获得通路。其中H.SCAN是一种从full.scan改进来的扫描测试方法【】它利用高层描述中已有的寄存器连接关系和其它电路结构将测试向量装载到触发器中而避免使用占用面积较大的扫描触发器。由于H.SCAN的使用Ghosh的新方法大大降低测试向量穿过周围核的时钟周期。但该方法仍然需要CPU来控制测试过程测试过程中仍然需要暂时停止待测核时钟一般一次只能测试一个IP核有其局限性。上海大学硕士学位论文多m核嵌入系统的测试结构及其调度优化研究..基于总线的测试访问机制总线结构是芯片设计中常用的模块连接结构基于总线结构的测试访问又分复用系统总线和采用专用测试总线两种思想。.复用系统总线AMBA的TAM年ARM公司提出了用于解决P核测试复用问题的AMBA总线技术【】。AMBA总线是位定宽总线分为系统总线(ASBAMBASystemBus)和外围总线(APBAMBAPeripheralBus)。AMBA上的模块分为主设备(Master)和从设备(Slave)Master在访问总线前需先向仲裁器(Arbiter)发出总线请求。测试接口控制器(TICTestInterfaceController)是一个Master拥有最高的访问优先级因此总可以得到总线控制权并使系统进入测试模式。在测试模式下其他的Master如图.中的ARM和DMA成为Slave在TIC的控制下被逐个测试。测试接口控制器与外部总线接口如图.所示。图.复用AMBA总线的测试结构图.测试接口控制器与外部总线接口上海大学硕士学位论文多P核嵌入系统的测试结构及其调度优化研究该方法可以兼容各种测试类型(功能测试、BIST、全速测试)由于使用系统总线不需要专用的测试总线系统级测试开发相对简单。然而方法仅适于基于AMBA总线的SoC。.基于专用测试总线的TAM()基于测试总线TestBus的TAMVarma与Bhatia在ITC.提出TestBusN试总线结构。结构如下图.及图.所示。图.带Testcollarcell隔离的口核测试TestbusIPllIIPllIP(e)lI(c){l(c)单掣宅IP(c)母lO(s科)图.基于Testbus的TAM实例该测试机制在每个IP核的引脚上增加一个称为Testcollarcell的单元。通用的l上海大学硕士学位论文多IP核嵌入系统的测试结构及其调度优化研究Testcollarcell有一个测试数据输入/出(TDVO)、测试方式选择(TSEL)、测试时钟(TCLK)、系统数据输,/出(SDVO)。无论以何种形式实现它必须能提供三条数据路径:从TDI到SDO从SDI到TDO从TDI到TDo。如图.所示路径显示的是内测试时测试总线访问testcollarcell的数据流向路径显示的是互连测试时的数据流向。图.为一个典型的采用TestBus对芯片中多IP核进行连接的简单示意图。由图可知串联到同一T鼯tBus上的m核只能串行测试不支持并行测试但连接到不同TestBus上的IP核可以并行测试。()基于TestRail的TAM年Philips公司的EricJanMarinissen提出了另一种基于专用测试总线的测试访问机制:由测试环(TestShell)、测试干线(TestRail)以及测试控制机fljlJ(TestControlMechanism)组成【。在每个IP核周围建立称为TestShell的Wrapper结构作为IP端口与TestRail的接口TestShell有三种类型的接口:()功能接口是正常工作模式时的数据通道()TestRail接口能处理所有的同步数字测试数据传输()直接测试访问接口有少部分信号不属于同步测试数据的范畴包括时钟、异步信号和模拟信号它们通过直接测试访问接口访问核。TestShell还必须有旁路模式使得测试其它核时TestRail可以透明通过当多个口核串连在

用户评论(0)

0/200

精彩专题

上传我的资料

每篇奖励 +1积分

资料评分:

/18
仅支持在线阅读

意见
反馈

立即扫码关注

爱问共享资料微信公众号

返回
顶部

举报
资料