null第七章 硬件加速器第七章 硬件加速器加速器概念加速器概念连接在CPU总线上，可以快速执行一定的核心任务的部件。
目的：
提高应用程序在计算内核上的执行性能；
为低延时的I/O功能提供临界加速；
软/硬件协同设计
SoC中IP
FPGA系统体系结构系统体系结构ASIC：IS1526ASIC：IS1526FPGA嵌入式系统FPGA嵌入式系统加速器通信加速器通信命令
写控制寄存器
（协处理器）指令
数据
读/写数据寄存器
共享内存概念区分概念区分协处理器：指令；与CPU有直接通路
加速器：类似I/O 设备
ASIC：芯片
PE：计算单元加速器适应场合加速器适应场合性价比要求
提高实时性
CPU不能很好匹配的操作
高灵敏输入输出
流数据处理
并行处理特点加速器设计步骤加速器设计步骤确定系统体系结构
构件设计
系统集成加速器设计性能分析加速器设计性能分析系统性能分析
单线程，多线程
阻塞，非阻塞加速器设计性能分析加速器设计性能分析性能分析性能分析P1A1P2P3P4单线程P1A1P2P3P4多线程性能分析(单线程)性能分析(单线程)P1P2P3P4A1加速器执行时间(单线程)加速器执行时间(单线程)加速器执行时间：
Taccel=tin+tx+tout
tin、tout包括：
刷新寄存器、Cache或送给主存时间；
CPU与加速器之间控制花费；
S＝n(tcpu－taccel)系统加速(多线程)系统加速(多线程)系统体系结构系统体系结构加速器核心功能
与CPU总线的接口
高速缓存
同步加速器核心加速器核心逻辑设计影响因素
内部寄存器数目设计
主存数据预取，减少串行数据访问时间；加速器/CPU接口加速器/CPU接口控制/状态接口：接口寄存器
如一般I/O设备一样，方便CPU控制与访问
启动，停止，…
数据接口：
FIFO
总线主控(DMA)：加速器无需CPU干预，直接访问大批量内存数据；Cache问题Cache问题CPUCacheMemory加速器Cache一致性解决方法Cache一致性解决方法阻止映射
当cache与内存不一致时
cache无效指令
将数据从cache中移走
要求改变同步同步共享内存；
分时互斥访问；(加速器状态寄存器)
PV操作；体系结构的划分体系结构的划分将规格说明划分成适合体系结构设计的单元；
一部分元素由加速器实现，一部分由CPU实现；
从算法的角度，既要考虑计算复杂度，也要考虑数据传输量
除了性能以外，还要考虑成本、功耗、灵活性划分划分F3(f1(),f2())F1()F2()F3(in1,in2)利用CDFG进行划分利用CDFG进行划分抽取基本块，分离进程；
可将若干基本块及条件操作合并成一块；
调度和分配调度和分配综合考虑计算与通信；
并行进程M1M2进程速度表进程速度表计算表传输表调度分析调度分析d2P1P2P3M1M2网络cost:19调度分析调度分析d1P1P2P3M1M2网络cost:18示例：视频加速器示例：视频加速器bestx=0;besty=0;
bestsad=MAXSAD;
for(ox=-SEARCHSIZE;ox
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