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Xilinx_ISE使用教程__3.ppt

Xilinx_ISE使用教程__3

xiaosi
2012-05-04 0人阅读 举报 0 0 暂无简介

简介:本文档为《Xilinx_ISE使用教程__3ppt》,可适用于IT/计算机领域

实验二:ArchitectureWizard和PACE设计原理实验二:ArchitectureWizard和PACE设计原理实验工程VHDL设计结构。)连接KCPSM和程序ROM)将UART宏和KCPSM连接输入输出端口和波特率时钟)使用固定间隔的定时器产生中断使用中断响应信号。思考:打开工程分析顶层文件了解上面功能实现的方法实验二:ArchitectureWizard和PACE设计原理实验二:ArchitectureWizard和PACE设计原理实验二:ArchitectureWizard和PACE设计原理实验二:ArchitectureWizard和PACE设计原理实验二:ArchitectureWizard和PACE设计原理实验二:ArchitectureWizard和PACE设计原理实验二:ArchitectureWizard和PACE设计原理(输入端口)实验二:ArchitectureWizard和PACE设计原理(输入端口)实验二:ArchitectureWizard和PACE设计原理(输出端口)实验二:ArchitectureWizard和PACE设计原理(输出端口)实验二:ArchitectureWizard和PACE设计原理(输入端口)实验二:ArchitectureWizard和PACE设计原理(输入端口)Rx宏及操作时序实验二:ArchitectureWizard和PACE设计原理(输出端口)实验二:ArchitectureWizard和PACE设计原理(输出端口)UARTTx宏及操作时序实验二:ArchitectureWizard和PACEUART波特率生成实验二:ArchitectureWizard和PACEUART波特率生成实验二:ArchitectureWizard和PACEPicoBlaze内的RAM空间的分配实验二:ArchitectureWizard和PACEPicoBlaze内的RAM空间的分配实验二:ArchitectureWizard和PACE软件发送策略实验二:ArchitectureWizard和PACE软件发送策略实验二:ArchitectureWizard和PACE软件接收策略实验二:ArchitectureWizard和PACE软件接收策略实验二:ArchitectureWizard和PACE设计原理实验二:ArchitectureWizard和PACE设计原理该设计要求一个MHz时钟。硬件开发平台上包含有MHz时钟使用ArchitectureWizard来产生DCM该DCM输出MHz时钟并例化该模块到设计中。实验二:ArchitectureWizard和PACEDCM原理实验二:ArchitectureWizard和PACEDCM原理数字时钟管理模块(DigitalClockManagerDCM)是基于Xilinx的高端FPGA产品中内嵌的IP模块。在时钟的管理与控制方面DCM与其它时钟管理模块(比如DLL)功能更强大使用更灵活。DCM的功能包括消除时钟的延时、频率的合成、时钟相位的调整等系统方面的需求。DCM的主要优点在于:、实现零时钟偏移(Skew)消除时钟分配延迟并实现时钟闭环控制、时钟可以映射到PCB上用于同步外部芯片这样就减少了对外部芯片的要求将芯片内外的时钟控制一体化以利于系统设计。实验二:ArchitectureWizard和PACEDCM原理实验二:ArchitectureWizard和PACEDCM原理DCM共由四部分组成其中包括DLL模块、数字频率合成器DFS(DigitalFrequencySynthesizer)、数字移相器DPS(DigitalPhaseShifter)和数字频谱扩展器DSS(DigitalSpreadSpectrum)。对于DCM模块来说其用户需要配置的参数包括输入时钟频率范围、输出时钟频率范围、输入输出时钟允许抖动范围等。实验二:ArchitectureWizard和PACEDCM符号实验二:ArchitectureWizard和PACEDCM符号实验二:ArchitectureWizard和PACE配置DCM模块实验二:ArchitectureWizard和PACE配置DCM模块打开lab工程在处理子窗口中双击CreateNewSource弹出下面的窗口选择IP并输入文件名mydcm点击“Next”。下面解释选项:实验二:ArchitectureWizard和PACE配置DCM模块实验二:ArchitectureWizard和PACE配置DCM模块在线逻辑分析仪生成向导IP核生成器向导约束实现向导原理图生成向导状态图生成向导仿真用测试波形生成向导Verilog语言模块输入向导用Verilog生成仿真平台向导VHDL语言模块输入向导VHDL库生成向导VHDL程序包生成向导用VHDL语言生成仿真平台向导实验二:ArchitectureWizard和PACE配置DCM模块实验二:ArchitectureWizard和PACE配置DCM模块IP(IntelligentProperty)核是具有知识产权核的集成电路芯核总称是经过反复验证过的、具有特定功能的宏模块与芯片制造工艺无关可以移植到不同的半导体工艺中。到了SOC阶段IP核设计已成为ASIC电路设计公司和FPGA提供商的重要任务也是其实力体现。对于FPGA开发软件其提供的IP核越丰富用户的设计就越方便其市场占用率就越高。目前IP核已经变成系统设计的基本单元并作为独立设计成果被交换、转让和销售。实验二:ArchitectureWizard和PACE配置DCM模块实验二:ArchitectureWizard和PACE配置DCM模块从IP核的提供方式上通常将其分为软核、硬核和固核这类。从完成IP核所花费的成本来讲硬核代价最大从使用灵活性来讲软核的可复用使用性最高。软核在EDA设计领域指的是综合之前的寄存器传输级(RTL)模型(比如KCSPM)固核在EDA设计领域指的是带有平面规划信息的网表硬核在EDA设计领域指经过验证的设计版图(芯片内专用的宏模块比如DCM)实验二:ArchitectureWizard和PACE配置DCM模块实验二:ArchitectureWizard和PACE配置DCM模块按下图选择模块并点击“Next”按钮然后点击“Finish”按钮。出现下面的界面:实验二:ArchitectureWizard和PACE配置DCM模块实验二:ArchitectureWizard和PACE配置DCM模块按右图配置并点击“Next”按钮。实验二:ArchitectureWizard和PACE配置DCM模块实验二:ArchitectureWizard和PACE配置DCM模块按下图配置并点击“Next”按钮。实验二:ArchitectureWizard和PACE配置DCM模块实验二:ArchitectureWizard和PACE配置DCM模块按右图配置并点击“Finish”按钮。实验二:ArchitectureWizard和PACE配置DCM模块实验二:ArchitectureWizard和PACE配置DCM模块查看工程文件看到mydcm加入到工程中下面将该模块添加到设计中实验二:ArchitectureWizard和PACE声明和例化DCM模块实验二:ArchitectureWizard和PACE声明和例化DCM模块在工程窗口中选中mydcmxaw文件在处理子窗口中选择ViewHDLInstatiationTemplate并双击产生例化模版。实验二:ArchitectureWizard和PACE声明和例化DCM模块实验二:ArchitectureWizard和PACE声明和例化DCM模块添加元件声明语句到:添加元件例化语句到并完成程序例化实验二:ArchitectureWizard和PACE声明和例化DCM模块实验二:ArchitectureWizard和PACE声明和例化DCM模块打开文件uartclockvhd在该位置添加:SignalsforDCMsignalclkMHz:stdlogic在顶层实体文件中添加端口保存文件实验二:ArchitectureWizard和PACE分配引脚位置实验二:ArchitectureWizard和PACE分配引脚位置实验二:ArchitectureWizard和PACE分配引脚位置实验二:ArchitectureWizard和PACE分配引脚位置将使用PACE来为设计分配引脚。并且验证引脚分配报告。在工程下选中uartclockvhd文件在处理子窗口中选择UserContraints,并展开选择FloorplanIOPreSynthesis,并双击。实验二:ArchitectureWizard和PACE分配引脚位置(约束目标)实验二:ArchitectureWizard和PACE分配引脚位置(约束目标)clk:与MHz晶振连接位置为FPGA芯片的P引脚lock:连接到led,位置为FPGA芯片的palarm:连接到led,位置为FPGA芯片的prx:连接到MAX芯片的接收数据端位置为FPGA的ptx:连接到MAX芯片的发送数据端位置为FPGA的p实验二:ArchitectureWizard和PACE分配引脚位置实验二:ArchitectureWizard和PACE分配引脚位置按下图输入引脚的位置保存设置实验二:ArchitectureWizard和PACE查看引脚分配和内部逻辑的关系实验二:ArchitectureWizard和PACE查看引脚分配和内部逻辑的关系在DeviceArchitecture窗口中将其放大直到能看到引脚的标号。退出PACE。实验二:ArchitectureWizard和PACE查看引脚分配实验二:ArchitectureWizard和PACE查看引脚分配在工程窗口中选中uartclockucf文件并在处理子窗口中选择UserConstraints,并展开选择EditContraints(Text)并点击打开。实验二:ArchitectureWizard和PACE查看引脚分配实验二:ArchitectureWizard和PACE查看引脚分配实验二:ArchitectureWizard和PACE所用到的配置模式原理实验二:ArchitectureWizard和PACE所用到的配置模式原理实验二:ArchitectureWizard和PACE进行硬件的验证实验二:ArchitectureWizard和PACE进行硬件的验证在PC机上打开超级终端选择开始>所有程序>附件>超级终端弹出下面的界面给个名字点击“确定”按钮。选择连接时使用COM具体和计算机有关。实验二:ArchitectureWizard和PACE进行硬件的验证实验二:ArchitectureWizard和PACE进行硬件的验证设置超级终端的参数并点击确定按钮。实验二:ArchitectureWizard和PACE进行硬件的验证实验二:ArchitectureWizard和PACE进行硬件的验证准备下载代码到FPGA芯片中验证设计连接JTAG下载电缆RS串口电缆到EXCD板上并给板上电。选中工程窗口的uartclockvhd文件并选择处理子窗口内的选项ConfigureTargetDevice,并双击该选项。实验二:ArchitectureWizard和PACE进行硬件的验证实验二:ArchitectureWizard和PACE进行硬件的验证出现右图界面选择默认设置自动扫描和配置JTAG扫描链点击“Finish”按钮。实验二:ArchitectureWizard和PACE进行硬件的验证实验二:ArchitectureWizard和PACE进行硬件的验证只要硬件工作条件是正常的则出现下面的界面在JTAG上有xcfsPROM芯片和xcseFPGA芯片然后弹出配置文件对话框此时不需要配置PROM。实验二:ArchitectureWizard和PACE进行硬件的验证实验二:ArchitectureWizard和PACE进行硬件的验证给xcse芯片选择配置文件:uartclockbit,该文件由ISE软件根据设计文件uartclockvhd自动生成。在iMPACT界面下将鼠标移动到xcse芯片上然后右击鼠标选择ProgrammingOptions弹出界面选择“ok”出现出现编程进度条当编程成功时出现“ProgramSucceeded”否则“Failure”如果出现“Failure”,则重复前面的过程。实验二:ArchitectureWizard和PACE进行硬件的验证实验二:ArchitectureWizard和PACE进行硬件的验证在超级终端界面上出现KCPSM>提示符下面就可以通过超级终端界面和KCPSM进行交互。实验二:ArchitectureWizard和PACE操作UART实时时钟实验二:ArchitectureWizard和PACE操作UART实时时钟可以输入命令操作UART实时时钟在命令行提示符输入命令time然后以hh:mm:ss显示当前的时间实验二:ArchitectureWizard和PACE操作UART实时时钟实验二:ArchitectureWizard和PACE操作UART实时时钟在命令行提示符输入命令alarm然后以格式hh:mm:ss显示报警时间实验二:ArchitectureWizard和PACE操作UART实时时钟实验二:ArchitectureWizard和PACE操作UART实时时钟输入命令“alarmon”来激活报警时间输入命令“alarm::”设置报警时间为秒输入命令“time::”来设置时间。观察led灯的变化输入命令“alarmoff”来关闭报警时间。观察led灯的变化。实验三:全局时钟约束实验内容实验三:全局时钟约束实验内容该设计将通过输入全局时钟约束条件来指定时序要求并且通过使用各种时序报告来分析设计性能。将完成PicoBlaze设计仿真和使用硬件进行测试。)使用Xilinx约束编辑器来输入全局时序约束)使用映射后静态时序报告来观察时序约束的可靠性)使用布局布线后静态时序报告来观察时序约束的可靠性。实验三:全局时钟约束时序约束的重要性实验三:全局时钟约束时序约束的重要性有全局时钟约束条件无全局时序约束条件逻辑任意布局逻辑布局被约束后结果使设计后系统运行速度更快逻辑放在靠近引脚的位置实验三:全局时钟约束时序约束的重要性实验三:全局时钟约束时序约束的重要性实验三:全局时钟约束使用精确的时序信息实验三:全局时钟约束使用精确的时序信息在源和目的触发器之间的时钟抖动同步元件在下降沿的锁存不相等的占空比时钟输入抖动实验三:全局时钟约束周期约束实验三:全局时钟约束周期约束时钟的占空比PERIOD约束为ns由于FF将在时钟的下降沿锁存所以在两个触发器之间的路径应约束到ns的=ns实验三:全局时钟约束周期约束实验三:全局时钟约束周期约束时钟的不确定性在全局约束计算中被自动的考虑进去。实验三:全局时钟约束OFFSET约束实验三:全局时钟约束OFFSET约束约束IO引脚到从同步元件(与响应的时钟关联)。实验三:全局时钟约束OFFSET约束计算实验三:全局时钟约束OFFSET约束计算OFFSETIN=TdataInTclkInOFFSETOUT=TdataOutTclkOut实验三:全局时钟约束PADPAD约束实验三:全局时钟约束PADPAD约束遍及IO到IO的路径上只含有组合逻辑电路。实验三:全局时钟约束设计原理实验三:全局时钟约束设计原理该设计写PicoBlaze汇编程序完成闭环自测试。实验三:全局时钟约束设计原理实验三:全局时钟约束设计原理第一个闭环测试:将在LED上显示开关的设置。第二个闭环测试:将在串口上回显接收到的数据。实验三:全局时钟约束汇编程序模版实验三:全局时钟约束汇编程序模版汇编程序模版programpsm,该程序创建闭环应用程序。下面将生成programvhd加到PicoBlaze设计中。打开ISE软件在ISE菜单选择File>OpenProject找到lab文件夹然后打开timeconstise工程按前面的步骤在DOS窗口中汇编programpsm程序:kcpsmprogram添加生成的ROM文件programvhd文件到工程实验三:全局时钟约束汇编程序模版实验三:全局时钟约束汇编程序模版选择顶层文件loopbackvhd在处理子窗口中在综合下双击CheckSyntax(检查语法)。实验三:全局时钟约束输入全局时序约束实验三:全局时钟约束输入全局时序约束在ISE界面的主菜单下选择Project>NewSource弹出下面的界面输入约束文件名“loopback”点击“Next”按钮。实验三:全局时钟约束输入全局时序约束实验三:全局时钟约束输入全局时序约束该实验将使用图形界面调用约束编辑器来输入PERIOD和OFFSETINOUT约束。在源文件窗口选择顶层设计文件loopbackvhd文件然后在处理子窗口中选择UserConstraints并展开该选项并用鼠标双击CreateTimingConstraints,下面将出现时序约束对话框。点击“YES”,出现时序约束输入界面。实验三:全局时钟约束输入全局时序约束实验三:全局时钟约束输入全局时序约束为PERIOD约束输入ns条件鼠标双击。实验三:全局时钟约束输入全局时序约束实验三:全局时钟约束输入全局时序约束点击ok按钮接受默认设置:时钟周期ns占空比为ns实验三:全局时钟约束输入全局时序约束实验三:全局时钟约束输入全局时序约束鼠标双击区域调用OFFSETIN输入向导完成设置出现下面的界面。实验三:全局时钟约束输入全局时序约束实验三:全局时钟约束输入全局时序约束接受设置点击“Next”按钮。实验三:全局时钟约束输入全局时序约束实验三:全局时钟约束输入全局时序约束在Externalsetuptime下输入然后点击“Finish”按钮。实验三:全局时钟约束输入全局时序约束实验三:全局时钟约束输入全局时序约束鼠标双击区域调用OFFSETOUT输入向导完成设置出现下面的界面。实验三:全局时钟约束输入全局时序约束实验三:全局时钟约束输入全局时序约束在OffsetOut下输入然后点击“ok”按钮。实验三:全局时钟约束输入全局时序约束实验三:全局时钟约束输入全局时序约束时序约束编辑器内将出现所输入的约束条件。实验三:全局时钟约束输入引脚位置约束条件实验三:全局时钟约束输入引脚位置约束条件在源文件窗口选择顶层设计文件loopbackvhd文件然后在处理子窗口中选择UserConstraints并展开该选项并用鼠标双击FloorplanIOPreSynthesis,下面将出现规划约束对话框。实验三:全局时钟约束输入引脚位置约束条件实验三:全局时钟约束输入引脚位置约束条件按下图所示输入约束条件保存并退出PACE。实验三:全局时钟约束实现设计并分析时序实验三:全局时钟约束实现设计并分析时序在源文件窗口选择顶层设计文件loopbackvhd文件然后在处理子窗口中选择ImplementDesign并展开该选项选择Map并展开GeneratePostMapStaticTiming并用鼠标双击AnalyzePostMapStaticTiming下面将出现分析映射后静态时序报告。实验三:全局时钟约束实现设计并分析时序实验三:全局时钟约束实现设计并分析时序检查时序分析报告并比较实际的时序条件并退出静态时序分析报告。实验三:全局时钟约束生成可编程文件实验三:全局时钟约束生成可编程文件Xilinx平台flashPROM提供一个可编程的方法来保存xilinxFPGA的配置比特流文件。开发平台提供了一个Mb的xcfs,用来为xcsepq配置。该节将使用iMPACT产生Intel格式的MCS文件来对PROM进行编程。实验三:全局时钟约束生成可编程文件实验三:全局时钟约束生成可编程文件选中顶层设计文件然后在处理子窗口选择ConfigureTargetDevice并展开双击GenerateTargetPROMACEFile出现下面的界面。(出现警告直接点击ok)实验三:全局时钟约束生成可编程文件实验三:全局时钟约束生成可编程文件选中PrepareaPROMFile并点击“Next”按钮。实验三:全局时钟约束生成可编程文件实验三:全局时钟约束生成可编程文件按照右图选择参数在PROMFileName右边输入生成PROM文件名:lab。点击“Next”,然后出现下一个界面。实验三:全局时钟约束生成可编程文件实验三:全局时钟约束生成可编程文件接受默认设置(即在串行模式下使用Xilinx的PROM点击“Next”。实验三:全局时钟约束生成可编程文件实验三:全局时钟约束生成可编程文件在下拉框中选择Xcfs,并单击“Add”按钮然后出现xcfs。点击“Next”按钮。实验三:全局时钟约束生成可编程文件实验三:全局时钟约束生成可编程文件点击“Finish”按钮。实验三:全局时钟约束生成可编程文件实验三:全局时钟约束生成可编程文件出现右图界面点击“OK”按钮。实验三:全局时钟约束生成可编程文件实验三:全局时钟约束生成可编程文件选择要使用的预先生成的bit文件lookbackbit,然后点击“打开”按钮。实验三:全局时钟约束生成可编程文件实验三:全局时钟约束生成可编程文件出现右图界面点击“Yes”按钮。实验三:全局时钟约束生成可编程文件实验三:全局时钟约束生成可编程文件出现右图界面在ISE主界面下按照下图选择操作项Operations>GenerateFile实验三:全局时钟约束生成可编程文件实验三:全局时钟约束生成可编程文件出现下面的界面可以在lab文件夹下找到生成的labmcs文件该文件将用来在JTAG模式下将其下载到PROM中。实验三:全局时钟约束下载代码配置PROM文件实验三:全局时钟约束下载代码配置PROM文件按下图将代码配置到PROM(配置文件labmcs)和FPGA(配置文件为loopbackbit)中下次上电后配置文件就从自动从PROM下载到FPGA中。配置完成后观察结果并分析程序。实验三:全局时钟约束下载代码和测试系统实验三:全局时钟约束下载代码和测试系统连接JTAG电缆和RS电缆到EXCD硬件开平台上并给硬件平台上电打开PC机上的超级终端其设置为:波特率数据位无停止位无奇偶校验个停止位无流量控制下载设计代码到FPGA芯片在超级终端上会显示输入的字符。实验四:综合技巧的应用实验目的实验四:综合技巧的应用实验目的该实验将进一步的说明综合属性的高级设计技巧掌握这些技巧将改善调试和综合的结果。该实验由下面的步骤组成:)完成设计)使用默认的设置进行综合)改变综合的选项)在RTLViewer中观察综合的结果。实验四:综合技巧的应用实验原理实验四:综合技巧的应用实验原理实验四:综合技巧的应用完成设计实验四:综合技巧的应用完成设计打开ISE软件然后在ISE主菜单下选择File>OpenProject,定位到lab文件夹并打开工程文件synthlabise。按照前面的步骤使用汇编器生成PROM在DOS窗口下将路径定位到当前的目录下然后输入命令:kcpsmprogram按照前面的方法将生成的programvhd文件加入到工程中。实验四:综合技巧的应用使用默认设置完成综合和实现实验四:综合技巧的应用使用默认设置完成综合和实现按照前面的步骤对设计进行综合并分析下面的问题。综合完成后按照下图打开综合报告。实验四:综合技巧的应用使用默认设置完成综合和实现实验四:综合技巧的应用使用默认设置完成综合和实现估计的时钟频率:所消耗的FPGA的资源:实验四:综合技巧的应用使用默认设置完成综合和实现实验四:综合技巧的应用使用默认设置完成综合和实现关闭综合报告窗口。选择ViewEditPlacedDesign(Floorplanner)打开布局规划器。实验四:综合技巧的应用使用默认设置完成综合和实现实验四:综合技巧的应用使用默认设置完成综合和实现观察设计层次(Hierarchy)和布局的设置设计是平坦的用不同颜色表示的然后关闭布局器。实验四:综合技巧的应用改变综合属性的设置实验四:综合技巧的应用改变综合属性的设置下面按照前面的步骤打开综合属性设置界面(SynthesisOptions)。选择顶层设计文件然后在处理子窗口中选择Synthesize并点击鼠标的右键选择Properties。实验四:综合技巧的应用改变综合属性的设置实验四:综合技巧的应用改变综合属性的设置按照下面的界面进行设置然后点击“ok”。实验四:综合技巧的应用改变综合属性的设置实验四:综合技巧的应用改变综合属性的设置对设计重新进行综合查看综合报告:实验四:综合技巧的应用改变综合属性的设置实验四:综合技巧的应用改变综合属性的设置扇出的能力是对布线有重要的影响因此XST试图限制扇出的数量(通过逻辑复制和插入缓冲区的方法)。如果不同复制逻辑那么就增加缓冲区。下面将改变综合属性的扇出设置。实验四:综合技巧的应用改变综合属性的设置实验四:综合技巧的应用改变综合属性的设置下面按照前面的步骤打开综合属性设置界面(SynthesisOptions)。选择顶层设计文件然后在处理子窗口中选择Synthesize并点击鼠标的右键选择Properties。实验四:综合技巧的应用改变综合属性的设置实验四:综合技巧的应用改变综合属性的设置按照下面的界面进行设置然后点击“ok”。

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