基于FPGA的数字秒表的VHDL设计

基于FPGA的数字秒表的VHDL设计 张淑骅 (无锡商业职业技术学院电子 工程 路基工程安全技术交底工程项目施工成本控制工程量增项单年度零星工程技术标正投影法基本原理 系,江苏 无锡 214153) 【摘 要】文章介绍了用于体育比赛的数字秒表的VHDL设计,并基于FPGA在MAXPLUS2软件下,采用ALTRA公司FLEX10K 系列的EPF10K10LC84-4芯片进行了计算机仿真。 【关键词】FPGA;数字秒表;VHDL 【中图分类号】TP302 【文献标识码】A 【文章编号】1008-1151(2006)05-0077-02 大 众 科 技 DAZHONGKEJI 2006年第5期 (总第91期) No.5,2006 (CumulativelyNo.91) 当今社会是数字化的社会,是数字集成电路广泛应用的 社会。数字集成电路本身在不断进行更新换代,随着微电子技 术的发展,设计与制造集成电路的任务已不完全由半导体厂 商来独立承担。系统设计师更愿意自己设计专业集成电路 (ASIC)芯片,而且希望设计周期尽可能短,最好在 实验室 17025实验室iso17025实验室认可实验室检查项目微生物实验室标识重点实验室计划 里就 能设计出合适的ASIC芯片,并且立即投入实际应用之中,因 而出现了现场可编程器件(FPLD)。现场可编程门阵列(FPGA) 即属其中应用最广泛的一种。 超高速硬件描述语言 VHDL,是对数字系统进行抽象的行 为与功能描述到具体的内部线路结构描述,利用 EDA工具可 以在电子设计的各个阶段、各个层系进行计算机模拟验证,保 证设计过程的正确性,可大大降低设计成本,缩短设计周期。 本文介绍的数字秒表设计,利用基于 VHDL的 EDA设计工 具,采用大规模可编程逻辑器件 FPGA,通过设计芯片来实现 系统功能。 一、系统总体设计 图1 如图1所示,计时控制器的作用是控制计时。计时控制器 的输入信号是启动,暂停和清零。为符合惯例,将启动和暂停 功能设置在同一个按键上,按一次是启动,按第二次是暂停, 按第三次是继续。所以计时控制器共有2个开关输入信号,即 启动/暂停和清零信号。 计时电路的输入信号为 4096HZ时钟、计数允许/保持和 清零信号,输出为10MS、100MS、S和MIN的计时数据。 时基分频器是一个41分频器,产生10MS周期的脉冲,用 于计时电路时钟信号。 显示电路为动态扫描电路,用以显示十分位、MIN、10S、S、 100MS和10MS信号。 二、系统各功能模块设计 本系统由四个模块组成,分别是分频电路模块、模六模十 计数模块和动态显示模块。在分频模块中,主要实现分频的功 能。系统的输入时钟为4096HZ,用来驱动显示电路;同时输入 时钟通过41分频,可以产生100HZ的频率来驱动计数电路, 即为0.01秒,程序实现如下: ⋯ begin process(clk)is --时钟触发进程 begin ifclk'eventandclk='1' then ifcnter=40thencnter<=0; elsecnter<=cnter+1; endif; endif endprocess; process(cnter)is begin ifcnter=40thennewclk<='1';--实现分频 elsenewclk<='0'; ⋯ 本设计中有 4个十进制计数器和 2个六进制计数器模 块,十进制计数器用来对百分秒、十分秒、1秒和1分进行计 数,当到9的时候,实现进位;2个六进制计数器则用来对十秒 和十分进行计数,当到 5的时候实现进位,满足显示的时间范 围为0.01秒到59分59.99秒,程序的实现如下: ⋯ begin process(clk,clr,ena)is begin ifclr='1' thencqi<="0000"; --异步清零 elsifclk'eventandclk='1' then ifena='1' then ifcqi="0101"then cqi<="0000"; --到5归零,实现六进制 elsecqi<=cqi+1; --计数 endif; endif; endif; endprocess; 【收稿日期】2006-02-11 【作者简介】张淑骅,无锡商业职业技术学院电子工程系助教。 77- - (上接第61页) 考生信息录入后结果如下图所示: (七)清理提示信息 全部报考考生信息录入完毕,最后直接删除G列的数据。 三、小结 在处理考生报名信息时一定要保证录入信息的准确,因 为这关系到考生能否顺利进入考场以及所取得证书是否有 效。类似的教学和办公应用还有很多,笔者只是抛砖引玉,其 实利用Excel可以实现看起来很复杂、很有效的一些操作。本 例主要还是应用了函数的功能、单元格的格式和数据有效性 设置。磨刀不误砍柴工,事先对单元格处理得当,就可以实现 信息录入的快速、准确。 ⋯ 动态显示模块主要用来实现数码管的动态显示。采用模 八的计数器来控制段码和位码的输出,利用三个进程来实现 选择位码和段码,程序实现如下: ⋯ choicein<="00000001"whencount="000"else--位码选择 第一位"00000010"whencount="001"else--位码选择第二位 "00000000"whencount="010"else "00001000"whencount="011"else "00010000"whencount="100"else "00000000"whencount="101"else "01000000"whencount="110"else "10000000"; ⋯ WITHtempselect datain<="11111100"WHEN"0000", --0段码的输出 "01100000"WHEN"0001",--1段码的输出 "11011010"WHEN"0010",--2段码的输出 "11110010"WHEN"0011",--3段码的输出 "01100110"WHEN"0100",--4段码的输出 "10110110"WHEN"0101",--5段码的输出 "10111110"WHEN"0110",--6段码的输出 "11100000"WHEN"0111",--7段码的输出 "11111110"WHEN"1000",--8段码的输出 "11110110"WHEN"1001",--9段码的输出 ⋯ 三、本系统的设计实现 把各程序经过编译以后,生成模块,通过建立顶层文件, 调用这些模块,完成电路的连接来实现,具体的电路逻辑图如 图2所示: 四、时序仿真 设计选用 ALTERA公司的 FPGA芯片 FLEX10K系列的 EPF10K10LC84-4,在开发软件 MAX+PLUS2进行输入、编译、 综合、仿真,得到的仿真波形如图3所示: 图3 如图3所示设置了三个输入端:ena使能的片选功能输入 端、clr清零端、clk时钟信号输入端,两个输出端口:duan码的 8位输出、wei码 8位的输出。如 FC即为 0段码(11111100), 60即为1段码(01110000)。 五、结语 本系统设计用了现在 EDA设计手段,基于 FPGA采用 VHDL语言编程实现数字秒表的设计,运用层次化设计方法, 完成各电路模块的连接。本数字秒表可用于体育比赛,计时精 度大于1/100S,计时器能显示1/100S的时间,计时器的最长计 时时间为1小时,显示的最长时间为59分59.99秒。系统具有 简单、工作稳定可靠等优点,具有一定的实际意义。 【参考文献】 [1]辛春艳.VHDL硬件描述语言[M].北京:国防工业出版 社,2002. [2]王建坤.MAX+PLUSII入门与提高[M].北京:清华大学 出版社,2004. [3]谭会生,张昌凡.EDA技术及应用[M].西安:西安电子 科技大学出版社,2004. [4]李景华,杜王远.可编程逻辑器件与 EDA技术[M].东北 大学出版社,2000. 图2 78- -