基于FPGA的高速数据采集系统接口设计

34　　　 2006 年第 4 期 adv @mesnet. com. cn (广告专用) 　 基于 FPGA 的高速数据采集系统接口设计 ■西安交通大学　　黄伟 罗新民 　摘　要 以基于新一代 FP GA ———Xilinx II2PRO 的高速数据采集系统为例 ,详细介绍 LVDS 和 LVPECL 接口匹 配设计和高速串行 Rocket IO 技术的实现 ,并对高速数传系统的输入输出接口的不同实现方式进行 分析 定性数据统计分析pdf销售业绩分析模板建筑结构震害分析销售进度分析表京东商城竞争战略分析 , 给出系统解决 方案 气瓶 现场处置方案 .pdf气瓶 现场处置方案 .doc见习基地管理方案.doc关于群访事件的化解方案建筑工地扬尘治理专项方案下载 。 　关键词 FP GA 　高速数据采集　Rocket IO 　Virtex II2PRO 引　言 当前 ,越来越多的通信系统工作在很宽的频带上 ,对 于保密和抗干扰有很高 要求 对教师党员的评价套管和固井爆破片与爆破装置仓库管理基本要求三甲医院都需要复审吗 的某些无线通信更是如此。 随着信号处理器件的处理速度越来越快 ,数据采样的速率 也变得越来越高。在某些电子信息领域 ,要求处理的频带 要尽可能的宽、动态范围要尽可能的大 ,以便得到更宽的 频率搜索范围 ,获取更多的信息量。因此 ,通信系统对信 号处理前端的 A/ D 采样电路提出了更高的要求 ,即希望 A/ D 转换速度快而采样精度高 ,以便满足系统处理的 要求。 可编程门阵列 FP GA 的出现已经显著改变了数字系 统的设计方式。应用可编程门阵列 FP GA ,可使数字系统 设计具有高度的灵活性 ,因此 FP GA 的应用越来越广泛。 而新一代 FP GA ———Virtex II2PRO 的出现使 FP GA 的功 能更加强大 ,但随之而来的是要求提高数据的传输速率。 过去人们总是关心如何提高处理器运行速度 ,而现在关心 的是怎样才能更快地将数据从一个芯片传输到另一个芯 片。可见 ,高速数据采集系统的输入输出接口设计就显得 尤为重要。 1 　高速采集系统介绍 数据采集系统原理框图如图 1 所示。输入的中频信 号经 A/ D 采样电路采样后 ,转换成 LVDS 信号送入 FPGA 中 ,或通过 FP GA 的端口 Rocket IO 从高速接口输出 ,或通 过 FP GA 的端口 LVDS 循环存储于高速缓存中 ,再由低 速接口输出。其中 , FP GA 主要完成对外接口管理、高速 缓存的控制和管理。时钟控制电路对 A/ D 数据转换器和 可编程门阵列 FP GA 起同步和均衡作用。 2 　输入输出接口研究 Virtex II2PRO 系列是在 Virtex II 系列 FP GA 的基础 上 ,嵌入了高速 I/ O 接口和 IBM Power PC 处理器。它能 实现超高带宽的系统芯片设计 ,支持 LVDS、LVPECL 等 多种差分接口 ,适应性很强。其中高速串行 ( M GT) 技术 采用了 Rocket IO 技术 ,在可编程逻辑器件中内嵌了速率 为 3. 125 Gb/ s 的多端串行通信接口。该技术包括千 Mb 以太网、10 千 Mb 以太网、3 GIO、SerialA TA、Infiniband 和 Fibre Channel ,为高性能接口提供了完全的解决方案。 LVDS(Low Voltage Differential Signaling) 信号标准是一 种小振幅差分信号技术 ,如图 2 所示。它使用非常低的幅 度信号(100～450 mV) ,通过一对平行的 PCB 走线或平衡 电缆传输数据。在两条平行的差分信号线上流经的电流 方向相反 ,噪声信号同时耦合到两条线上 ,而接收端只关 心两信号的差值 ,于是噪声被抵消。由于两条信号线周围 的电磁场也互相抵消 ,故差分信号传输比单线信号传输电 磁辐射小得多 ,从而提高了传输效率并降低了功耗。 在高速数据采集系统中 ,使用了最新的 A/ D 芯片 MAX104A。该芯片是 Maxim 公司的最新产品 ,采样频率 图 1 数据采集系统原理框图 　paper @mesnet. com. cn(投稿专用) 　 2006 年第 4 期 Microcontrollers & Embedded Systems 　35　　　 图 2 　LVDS 接口的输出结构 可以达到 1 GHz ,采样精度为 8 位。芯片输出是 PECL ( Positive Emitter2Coupled Logic) 电平输出。PECL 信号 的摆幅相对 ECL 要小 ,适合于高速数据的串行或并行连 接。PECL 的输出电路结构如图 3 所示。该电路包含一 个差分对管和一对射随器。输出射随器工作在正电压范 围内 ,无信号时电流始终存在 ,这样有利于提高开关速度。 标准的输出负载接 50 Ω电阻至 V CCO - 2 V 的电平上 ,如 图 3 所示。在这种负载条件下 ,OU T + 与 OU T - 的静态 电平典型值为 V CCO - 1 . 3 V ,OU T + 与 OU T - 输出电流 为 14 mA。PECL 结构的输出阻抗很低 , 典型值为 4～5 Ω。这 表 关于同志近三年现实表现材料材料类招标技术评分表图表与交易pdf视力表打印pdf用图表说话 pdf 明它有很强的驱动能力。但当负载与 PECL 的输出端之间有一段传输线时 ,低阻抗造成的失配将导致 信号时域波形的振铃现象。 图 3 　PECL 的输出电路结构 3 　RocketIO 设计 Xilinx 公司的 Virtex II2PRO FP GA 采用具有时钟恢 复功能的全双工串行 I/ O 收发器 ,可高效地实施每通道带 宽达 3. 125 Gb/ s 的不同协议设计。收发器支持高达每通 道 3. 125 Gb/ s 的数据速率 ,并可利用通道捆绑功能满足 各种应用不断增长的数据传输速率的要求。Virtex II2 PRO 的收发模块由物理编码子层 ( PCS) 和物理介质接入 ( PMA) 构成。其中物理编码子层提供与 FP GA 逻辑内的 数字接口 ,内部包括 :循环冗余码校验 CRC、8B/ 10B 编解 码器、先进先出缓冲器 FIFO ;物理介质接入提供与外部媒 体的模拟接口 ,其中包括 :20 倍时钟倍频器、发送端时钟 生成器、发送缓冲器、串化器、接收端的时钟恢复电路、接 收缓冲器、解串器、可变速率的全双工收发器、可编程的五 级差分输出幅度 (摆率) 控制和可编程的四级输出预加重 模块。Rocket IO 的原始设计是比较复杂的 ,但幸运的是 , Xilinx 公司提供了大量成熟的和高效的 IP ( Intellectual Property) 核来使用。如果能够很好地掌握该工具的使 用 ,将会极大地缩短设计的进度 ,减少开发和调试时间。 由于 IP 核是根据 Xilinx 的 FP GA 器件的特点和结构设计 的 ,直接用 Xilinx FP GA 底层硬件原语进行描述 ,可充分 地将 FP GA 的性能开发出来 ,其实现结果在面积和速度 上都能达到令人满意的效果。在设计中 ,还要考虑到以下 方面。 (1) 参考时钟 高性能的通信质量要求有高稳定性和高精度的时钟 源。抖动和频偏是衡量时钟源的两个重要指标。频偏是指 时钟标称频率与实际频率的偏差 ,主要是受晶体精度的影 响。由于 Rocket IO 模块内部将输入参考时钟 20 倍频 ,而 Rocket IO 模块可容忍的输入参考时钟抖动公差为 40 ps , 可见参考时钟的抖动对其性能有直接影响 ,所以必须选择 性能优良的参考时钟。抖动一般是指一个实际情况下的 周期信号每个周期的图样相对于该信号理想情况下一个 周期图样的偏差。抖动产生的原因包括 :时钟晶体本身的 机械振动、器件的热噪声和电源串入噪声等。抖动可以分 为确定性抖动和随机抖动。确定性抖动包括信号在传输 中媒质损耗、码间串扰( ISI) 等周期性因素导致的抖动 ;随 机抖动是由半导体器件热噪声、电源波动等共模随机噪声 源导致的。在 Virtex II2PRO 系列 FP GA 中 , Rocket IO 模 块集中分布在上、下 4 个通道中。当 Rocket IO 工作在 2. 0 Gbaud 以上时 ,参考时钟应采用差分输入方式 (如 LVDS、 LVPECL) ,由上述 4 个通道的专用差分时钟引脚输入 ,至 相同或相邻通道中 Rocket IO 的 BREFCL K 输入端 ,以避 免时钟信号引入不必要的抖动。在 2. 0 Gbaud 速率以下应 用时 ,不要用 FP GA 内的 DCM 来生成 Rocket IO 的输入 时钟。因为经 DCM 倍频的时钟会引入较大的抖动 ,使 Rocket IO 的接收锁相环无法稳定地锁定发送时钟 ,致使 系统无法正常的工作。 (2) 复　位 在 Virtex II2PRO 系列 FP GA 中 ,Rocket IO 模块的复 位引脚分为发送 ( TX_RESET) 和接收 ( RX_ RESET) 两部 分。由于 DCM 在输出时钟锁定在设定值前 ,输出时钟处 于不稳定状态 ,不能用作内部逻辑电路时钟 ,所以要在 DCM 时钟输出锁定有效 ,并经过适当延迟后才可将片内 逻辑复位。Rocket IO 模块要求复位输入至少保持 2 个 36　　　 2006 年第 4 期 adv @mesnet. com. cn (广告专用) 　 USRCL K时钟周期来完成内部 FIFO 的初始化。 (3) PCB 设计 在 PCB 的设计中 ,应使差分线对内的长度相互匹配 , 以减少信号扭曲。为使设计传输速率达到 2. 0 Gbaud ,在 差分线对内部每个走线区间内的实际布线公差应控制在 5 mil 内。差分线对内两条线之间的距离应尽可能小 ,以 使外部干扰为共模特征。差分线对间的距离应尽可能保 持一致 ,以降低差分阻抗分布的不连续性。采用电源层作 为差分线的信号回路 ,因为电源平面有最小的传输阻抗 , 从而减小噪声。由于每个过孔可带来 0. 5～1. 0 dB 的损 耗 ,应尽量减少过孔数目。过孔的通孔和焊盘应有尽量小 的物理尺寸 ,并且在通孔穿越的未连接层不加焊盘。差分 对内的过孔不仅在数量上要匹配 ,而且在放置的位置上也 要接近 ,以使阻抗分布尽量一致。避免导致阻抗不连续的 90°走线 ,而要用圆弧或 45°折线来代替。走线时应使向 左、向右折角的数量接近 ,这样可减少信号经差分线传输 引起的扭曲。在模拟数字混合系统设计中 ,首先 ,应在电 源和地线之间加上去耦电容 ;其次 ,尽量加宽电源和地线 宽度 ,最好是地线比电源线宽 ,使得地线宽度 > 电源线宽 度 > 信号线宽度 ;第三 ,使用统一地 ,而将 PCB 分区为模 拟部分和数字部分。模拟信号在电路板所有层的模拟区 内布线 ,而数字信号在数字电路区内布线。在这种情况 下 ,数字信号返回电流不会流入到模拟信号的地。经过以 上设计 ,噪声影响明显降低。 4 　接口解决方案 随着高速数据传输业务需求的增加 ,如何高质量地解 决高速 IC 芯片间的相互连接变得越来越重要。低功耗及 高的信噪比是有待解决的主要问题。本文所介绍的高速 采集系统中芯片间有两种接口 : PECL 和 LVDS。如何进 行两种接口相互连接就成为一个影响系统性能的关键因 素。LVDS 的输入与输出都是内匹配的 ,所以 LVDS 间的 连接可采用图 4 所示的直接连接。在 FP GA 内 ,需对差分 输入时钟缓冲器 ( IBUFDS) 、差分输入的全局时钟缓冲器 ( IBU F GDS) 和差分输出时钟缓冲器 (OBUFDS) 例化。在 本项目的应用中 ,发送及接收 FIFO 的设计用了双口块内 存(Block RAM) ,时钟倍频器用了延迟锁定环 (DLL) 。帧 解码器由 30 位并行数据产生器、同步字检测阵列和接收 状态机组成。 图 4 　LVDS 间的连接方式 FP GA 的部分代码如下 : component IBU FDS - - 差分输入时钟缓冲器 ( IBU FDS) port (O : out STD_ULO GIC ; I : in STD_ULO GIC ; IB : in STD_ULO GIC) ; end component ; IBU FDS_INSTANCE_NAME : IBU FDS Port map (O = > user_O , I = > user_ I , IB = > user_IB) ; PROCESS( RESET ,CL K) - - 帧编码器设计 IF RESET =’1’T H EN COUN T < = 0 ; EL SIF CL K’ EV EN T AND CL K = ’ 1’ T H EN COUN T < = (COUN T + 1) MOD 256 ; END PROCESS ; TC < =’1’W H EN COUN T = 255 EL SE’0’ ; TYPE STATE _ TYPE IS( IDL E ,PACK1 ,PACK2 , TRANSMIT) ; SIGANL SREG:SETA T_ T YPE ; (后略) PECL 间的连接一般常用直流耦合。在直流耦合情 况下 ,PECL 输出设计成驱动 50 Ω负载至 (V CC - 2 V) ,电 路如图 5 所示。 图 5 　PECL 间的连接方式 FP GA 的部分代码如下 : U1 : OBU FDS_LV PECL - - 差分输出时钟缓冲器 (OBUFDS) port map ( I = > data_in_P , IB = > data_in_N O = > data_in ) ; (后略) 经实际测试 ,输入输出指标均符合系统要求。在硬件 电路设计中 ,由于 LVDS 信号的偏置电压为 1. 25 V ,电压 摆幅只有 350 mV ,传输速率 ≥100 Mb/ s ;因此 ,电路板制 作至关重要 ,要求至少使用四层板。为使干扰信号以共模 方式加到差分线对上 (不影响数据正确性) ,要求差分线对 间的距离尽可能小。电源方面 ,FP GA 芯片上电时要求有 大于 500 mA 的驱动电流 ,同时 ,由于多个输出引脚的电 位快速变化 ,要求每对电源和地引脚都要良好旁路。 5 　结　论 本文给出了基于 FP GA 高速数据采集系统中的输入 　paper @mesnet. com. cn(投稿专用) 　 2006 年第 4 期 Microcontrollers & Embedded Systems 　37　　　 DS P OMAP5912 的图像控制器接口技术 ■清华同方电子信息技术研究所　　汪安民　蔡湘平 ■北 京 石 油 化 工 学 院　　　　　　李　红 　摘　要 研究一种嵌入式数字信号处理器 DSP OMAP5912 的图像控制器接口实现。整个系统以 DSP 为核心 , 采用 EPSON 公司的 S1D13506 图像控制器接口芯片实现图像信号的传输 ,可以驱动普通的 CRT/ TV 显 示器 ,也可以提供数字接口到 LCD 显示器。文中主要介绍 OMAP5912 和 S1D13506 的软硬件连接。该 系统制造简单 ,集成度高 ,适用于各种图像显示设备。 　关键词 图像控制器 S1D13506 OMAP5912 引　言 二维图像控制器的接口设计一直是平面显示器的重 要组成部分之一。尤其是随着数字电视和高清电视的发 展 ,其应用越来越广泛。对于 2 维图像控制器的控制也是 平面显示技术的重点 ,一般采用微处理器控制图像控制 器 ,N EC、Motorola 和 Philip s 均有专用的微处理器 ,可以 方便的与图像控制器进行连接。近年来 ,随着数字信号处 理器(DSP) 和嵌入式系统的飞速发展 ,使得数字信号处理 器和图像控制器的连接十分方便 ,同时 ,DSP 是一种通用 处理器 ,可以通过修改软件和配置不同的硬件来满足各种 场合需要 ,实现定制平面显示的需求。 本文介绍 TI 公司的嵌入式 DSP OMAP5912 和 2 维 图像控制器的连接。DSP 可以直接采集图像信号或者从 其他设备接收图像信号 ,并对图像信号处理后 ,通过 2 维 图像控制器传输到显示器 ,驱动显示图像。本文着重于介 绍 DSP 和图像控制器 ,以及图像控制器和显示器的连接。 1 　图像控制器 图像控制器采用 EPSON 公司的 S1D13506 芯片实现。 S1D13506 是 EPSON 公司推出的彩色 LCD/ CRT/ TV 图 像控制器 ,其主要特性有 :具有较低的功耗和极低的工作 电压 ,可以满足移动多媒体、手持设备的图像控制 ;在 16 bpp 下达到 800 ×600 的分辨率 ;支持 TF T/ D TF T 显 示 ,在 18 位 TF T 下有 64 K真彩色 ;支持 N TSC 和 PAL 两 种 TV 输出方式 ;支持位块传输。 S1D13506 的内部功能如图 1 所示。从图 1 中可以看 出 ,S1D13506 的内部结构主要围绕 2D 图像驱动模块组 图 1 S1D13506 内部功能框图 输出接口的实现 ,介绍了高速传输系统中 Rocket IO 设计 以及 LVDS 接口、LVPECL 接口电路结构及连接方式 ,并 在我们设计的高速数传系统中得到应用。Rocket IO 传输 速度可以达到 2. 5 Gbaud ,LVDS 总线上的传输速率可以 达到 120 Mb/ s ,系统性能稳定。 参考文献 1 　Xilinx. Virtex2II Pro Platform FP GAs : Complete Data Sheet . 2004208 2 　Maxim. MAX104A Data Sheet . 2003 3 　TI. TI User Data Sheet . 2004 4 　TI. Rocket IO Transceiver User Guide. 2004 5 　沈兰荪. 高速数据采集系统的原理与应用. 北京 :人民邮电出 版社 ,1995 6 　孙航. Xilinx 可编程逻辑器件的高级应用与设计技巧. 北京 : 电子工业出版社 ,2004 黄伟 :研究生 ,主要研究方向为数字通信、FP GA 设计。罗新民 : 教授。 (收稿日期 :2005212202)