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nullnull 第一章 MATLAB 概述 2.1 可编程逻辑器件概述2.1 可编程逻辑器件概述 2.1.1 PLD的发展进程 最早的可编程逻辑器件出现在20世纪70年代初，主要是可编程只读存储器(PROM)和可编程逻辑阵列(PLA)。 一般把超过某一集成度的PLD器件称为CPLD，采用ROM 工艺 钢结构制作工艺流程车尿素生产工艺流程自动玻璃钢生产工艺2工艺纪律检查制度q345焊接工艺规程 ，编程次数在一万次左右； FPGA器件采用逻辑单元阵列结构和静态随机存取存储器工艺，集成度高，可无限次反复编程。 null表2.1 Altera系列产品主要性能null Xilinx公司在1985年推出了世界上第一块现场可编程门阵列(FPGA)器件。 Xilinx系列产品主要性能如表2.2所示。null表2.2 Xilinx系列产品主要性能 null 20世纪90年代初， Lattice公司推出了在系统可编程大规模集成电路（ispLSI），公司成立于1983年，是E2CMOS 技术的开拓者，发明了GAL器件。 Lattice公司目前的pLSI/ispLSI器件主要有6个系列：pLSI/ispLSI1000、2000、3000、5000、6000和8000系列，如表2.3所示。 null 表2.3 Lattice系列产品主要性能 null 2.1.2 PLD的种类及分类方法 目前生产PLD的厂家主要有Xilinx、Altera、Atemel、AMD、AT&T、Intel、Motorola、TI(Texas Instrument)等。 常见的PLD产品有：PROM、EPROM、EEPROM、PLA、FPLA、PAL、GAL、CPLD、EPLD、EEPLD、HDPLD、FPGA、pLSI、ispLSI、ispGAL和ispGDS等。 null 1．从结构的复杂程度分类 PLD和复杂PLD(CPLD) 低密度PLD和高密度PLD(HDPLD)。 2．从互连结构上分类 确定型 统计型 null 3．从可编程特性上分类 从可编程特性上可将PLD分为一次可编程和重复可编程两类。一次可编程的典型产品是PROM、PAL和熔丝型FPGA，其他大多是重复可编程的。 4．从可编程器件的编程元件上分类 最早的PLD器件(如PAL)大多采用的是TTL工艺； 后来的PLD器件(如GAL、EPLD、FPGA及ISP器件)都采用MOS工艺。2.2 复杂可编程逻辑器件(CPLD) （Complex Programmable Logic Devices）2.2 复杂可编程逻辑器件(CPLD) （Complex Programmable Logic Devices） 2.2.1 CPLD的基本结构 CPLD的基本结构由即可编程逻辑宏单元，可编程输入/输出单元和可编程内部连线组成。 null 1．逻辑阵列宏单元 在较早的CPLD中，由结构相同的逻辑阵列组成宏单元模块。输入项有专用输入端和I/O端组成。 图2.1中，所有竖线为逻辑单元阵列的输入线，每个单元各有9条横向线，称为积项线（乘积项）。 在每条输入线和积项线的交叉处设有一个EPROM单元进行编程。实现输入项与乘积项的连接关系。null图2.1 逻辑阵列单元结构图 null 1）乘积项数目不同的逻辑阵列单元 图2.2所示是一个具有12个专用输入端和10个I/O端的CPLD，共有10个逻辑阵列单元，分成5个逻辑单元对，各对分别由不同数量的乘积项组成。 null图2.2 积项线数不同的逻辑阵列单元null 2. I/O控制模块 CPLD中的I/O控制模块，基本上每个模块都由输出极性转换电路、触发器和输出三态缓冲器三部分及与它们相关的选择电路所组成。 null 1）与PAL器件相兼容的I/O模块 如图2.4所示，可编程逻辑阵列中每个逻辑阵列逻辑单元的输出都通过一个独立的I/O控制模块接到I/O端，通过I/O控制模块的选择实现不同的输出方式。 根据编程选择，各模块可实现组合逻辑输出和寄存器输出方式。 null图2.4 与PAL兼容的CPLD的I/O控制模块结构null 2) 与GAL器件相兼容的I/O模块——输出宏单元 如图2.5所示，从逻辑阵列单元输出的积项和首先送到输出宏单元(OMC－Output Macro Cell)的输出极性选择电路，由EPROM单元构成的可编程控制位来选择该输出极性(原码或它的补码)。 每个OMC中还有由EPROM单元构成的两个结构控制位，根据构形单元表，OMC可实现如图2.6所示的4种不同的工作方式。 null图2.5 OMC结构图 null图2.6 OMC的4种不同的工作方式 null 3) 触发器可编程的I/O模块 4) 具有两路积项和输入与两个触发器结构的I/O控制模块 5) 具有三路积项和输入与两个触发器的I/O控制模块 null 2.2.2 Altera 公司的器件产品 Altera公司的产品在我国有较多的用户，如EPF10、EP220、EP224、EP6010、EP1810等产品应用广泛。 1．FLEX10K系列器件（实际上是FPGA) FLEX10K系列器件是高密度阵列嵌入式可编程逻辑器件。这类器件最大可达10万个典型门，5392个寄存器；采用0.5 μm CMOS SRAM工艺制造；具有在系统可配置特性；在所有I/O端口中有输入/输出寄存器；3.3 V或5.0 V工作模式。 MAX+plusⅡ开发系统提供软件支持。null表2.4 FLEX10K (EPF10K10～10K100)器件特性 null FLEX10K器件的结构类似于嵌入式门阵列。 每个FLEX10K器件包含一个实现存储和专用逻辑功能的嵌入阵列和一个实现一般逻辑的逻辑阵列。 嵌入阵列和逻辑阵列的结合提供了嵌入式门阵列的高性能和高密度，可以使 设计 领导形象设计圆作业设计ao工艺污水处理厂设计附属工程施工组织设计清扫机器人结构设计 者在某个器件上实现一个完整的系统。 null 嵌入阵列由一系列嵌入阵列块(EAB)构成。实现存储功能时，每个EAB提供2048比特，可以用来完成RAM、ROM、双口RAM或者FIFO功能。 逻辑阵列由逻辑块(LAB)构成。每个LAB包含8个逻辑单元和一个局部连接。 每个逻辑单元有一个4输入查找表、一个可编程触发器和一个实现进位和级联功能的专用信号路径。 null 图2.10给出了FLEX10K的结构框图。每组LE连接到LAB，LAB被分成行和列，每行包含一个EAB。LAB和EAB由快速通道互相连接。IOE位于行通道和列通道的两端。 null   图2.10 FLEX10K的结构框图 null 1) 嵌入阵列块(EAB－Embed Array Block) 嵌入阵列块是一种在输入、输出端口上带有寄存器的灵活RAM电路，用来实现一般门阵列的宏功能，适合实现乘法器、矢量标量、纠错电路等功能。 Altera的MAX+plus Ⅱ软件自动连接EAB,以满足设计者的RAM规格要求。null 2) 逻辑阵列块(LAB－Logic Array Block) FLEX10K的逻辑阵列块包括8个逻辑单元、相关的进位链和级联链、LAB控制信号以及LAB局部互连线。如图2.12所示。 LAB构成了FLEX10K结构的“粗粒度”构造，可以有效地布线，并使器件的利用率和性能提高。 null图2.12 FLEX10K的LAB null 3) 逻辑单元(LE－Logic Elements) LE是FLEX10K结构里的最小逻辑单位，它很紧凑，能有效地实现逻辑功能。 每个LE含有一个4输入的LUT(Look Up Table－查找表)、一个可编程的具有同步使能的触发器、进位链和级联链，如图2.13所示。 LUT是一种函数发生器，它能快速计算4个变量的任意函数。  null图2.13 FLEX10K的LE null LE中的可编程触发器可设置成D、T、JK或RS触发器。 LE有两个驱动互连通道的输出引脚：一个驱动局部互连通道，另外一个驱动行或列快速互连通道。这两个输出可被独立控制。 FLEX10K的结构提供了两条专用高速通路，即进位链和级联链，它们连接相邻的LE但不占用通用互连通路。 进位链提供LE之间非常快(0.2 ns)的进位功能。 利用级联链，FLEX10K可以实现扇入很多的逻辑函数。 null 4) 快速通道互连 在FLEX10K的结构中，快速通道互连提供LE和I/O引脚的连接，它是一系列贯穿整个器件的水平或垂直布线通道。 这个全局布线结构即使在复杂的设计中也可预知性能。而在FPGA中的分段布线却需要开关矩阵连接一系列变化的布线路径，这就增加了逻辑资源之间的延时并降低了性能。 null 5) I/O单元(IOE－In /Out Elements) 一个I/O单元(IOE)包含一个双向的I/O缓冲器和一个寄存器。寄存器可作输入寄存器使用，这是一种需要快速建立时间的外部数据的输入寄存器。 IOE可用作输入、输出或双向引脚。MAX+plusⅡ编译器利用可编程的反相选项，在需要时可以自动将来自行、列连线带的信号反相。图2.16表示了FLEX10K的I/O单元(IOE)。 null图2.16 FLEX10K的I/O单元(IOE) null 行到IOE的连接 当IOE用作输入信号时，它可以驱动两个独立的行通道。该行中的所有LE都可访问这个信号。如图2.17所示。 null图2.17 FLEX10K行到IOE的连接 null 列到IOE的连接 当IOE作为输入时，可驱动两个独立的列通道。IOE作为输出时，其输出信号由一个对列通道进行选择的多路选择器驱动。如图2.18所示。 null图2.18 FLEX10K列到IOE的连接null 2．FLEX8000系列器件 FLEX8000系列器件是高密度阵列嵌入式可编程逻辑器件系列，采用0.5 μm CMOS SRAM工艺制造；具有在系统可配置特性；在所有I/O端口中有输入/输出寄存器；3.3 V或5.0 V工作模式。 由Altera公司的MAX+plusⅡ开发系统提供软件支持。null FLEX8000系列的结构包含一个大规模的紧凑型逻辑单元积木块矩阵。 每个逻辑单元(LE—Logic Element)含有一个4输入查找表(LUT—Look Up Table)和一个可编程寄存器。前者提供实现组合逻辑功能，后者具有时序逻辑能力。LE的这种细区组结构可高效地实现逻辑功能。8个LE组合成一个逻辑阵列块(LAB—Logic Array Block)。FLEX8000器件特性如表2.5所示。 null表2.5 FLEX8000器件特性 null FLEX8000系列器件的结构如图2.19所示。 LAB按行、列排序，构成逻辑阵列。每个LAB由8个LE组成，为行、列两端的输入/输出单元(IOE—I/O Elements)提供I/O端口。 每个IOE包含一个双向I/O缓冲器和一个可用作输入/输出寄存的触发器。 null 在FLEX8000器件内以及送到和来自器件引脚的信号互连，由快速通道互连(Fast Track Interconnect)来实现。 下面对FLEX8000器件的逻辑单元、逻辑阵列块、快速通道互连和输入/输出单元作进一步的说明。 null图2.19 FLEX8000系列器件的结构 null 1) 逻辑单元(LE) 逻辑单元是FLEX8000器件结构中最小的逻辑单位，它们有紧凑的排列并提供高效的逻辑利用。每个LE含有一个4输入查找表(LUT)、一个可编程触发器、一个进位链路和一个级联链路，如图2.20所示。 null图2.20 FLEX8000的LE null LUT是一个函数发生器，它能快速计算4变量的任意函数。 LE内的可编程触发器可配置为D、T、JK或SR工作模式。触发器上的时钟、清零和预置控制信号，可由专用输入引脚、通用I/O端口或任何内部逻辑来驱动。 FLEX8000器件结构提供两个专用高速数据通路：进位链路和级联链路。它们连接相邻的LE，而不占用局部互连资源。 null 2) 逻辑阵列块(LAB) 每个逻辑阵列块(LAB)含有8个LE及相应的进位和级联链路、LAB控制信号和LAB局部互连。如图2.21所示。 null 3) 快速通道互连 在FLEX8000器件结构中，LE和器件I/O引脚的连接，由快速通道互连实现。快速通道互连是一系列连续的水平和垂直布线通路，贯穿整个器件。这种结构提供了可预测的性能。 相反，在FPGA器件中的分段布线，需要用转接矩阵来连接多段布线通路，这样将增加逻辑资源间的延时，因而降低了器件性能。 null图2.21 FLEX8000器件的LAB null图2.22 一个LE驱动行和列互连 null 4) 输入/输出单元(IOE) 图2.23表示输入/输出单元(IOE)的框图。I/O端口可作为输入、输出或双向端口。每个I/O端口有一个寄存器，它可用作外部数据的输入寄存器，也可用作输出寄存器。MAX+plusⅡ编译软件能根据需要自动地反相行、列互连的信号。 每个IOE有一个输出缓冲器，它具有可调整的输出转移速率，可配置为低噪声或高速度性能。null图2.23 IOE结构图 null 3．MAX9000系列 MAX9000系列器件的特性可参见FLEX10K系列及表2.6的说明，器件结构可参见FLEX8000系列及图2.24～图2.27。 null表2.6 MAX9000器件特性 null图2.24 MAX9000器件结构图null图2.25 MAX9000器件的逻辑阵列单元null图2.26 MAX9000器件的宏单元和局部阵列null图2.27 MAX9000器件的输入/输出单元 2.3 现场可编程门阵列 (FPGA) 2.3 现场可编程门阵列 (FPGA) FPGA－－现场可编程门阵列 (Field Programmable Gate Array)的简称。FPGA器件及其开发系统是开发大规模数字集成电路的重要技术。 FPGA器件内部的结构为可编程逻辑单元阵列LCA（Logic Cell Array），LCA 包括:可配置逻辑模块CLB（Configurable Logic Block）、输入输出模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。 null 2.3.1 FPGA器件的结构 目前，Xilinx公司的FPGA芯片分为XC2000、XC3000/XC3100、XC4000、XC5000、XC6200、XC8100、Spartan、Virture等系列。前3个系列是三代渐进而兼容的FPGA产品，它们包含多种规格，如密度大小、速度高低、温度范围、封装形式等，形成了系列产品。 null 1．XC3000/XC3100系列的LCA结构 这类LCA结构包含5个完全兼容的FPGA产品系列：XC3000、XC3000A、XC3000L、XC3100、XC3100A。它们提供一组高性能、高密度数字集成电路，排列规则，组合灵活，可扩展和用户可编程的阵列结构包含一组配置程序存储器和3类可配置单元：周边的I/O模块、CLB核心阵列和互连资源，如图2.28所示。 null图2.28 XC3000系列的LCA结构 null 1) 可配置逻辑块(CLB—Configurable Logic Block) XC3000和XC3100的CLB结构是相同的，如图2.29所示。 null图2.29 XC3000/XC3100系列的CLB结构 null CLB的组合逻辑部分使用32×1(或16×2)查找表(Look up Table)存储器来实现布尔函数。从5个逻辑输入和两个内部触发器输入中选择的变量作为查找表的输入。 该组合逻辑单元的延时是固定的，与实现的逻辑函数的复杂程度无关，也就是说，该组合函数发生器对逻辑的复杂程度没有限制，只与输入变量的数目有关。null图2.30 XC3000系列CLB的组合逻辑功能 null 2) 输入/输出模块(IOB—Input/Output Block) 每个IOB为器件的外部封装引脚与内部用户逻辑之间提供一个可编程接口。 每个IOB单元具有两个触发器、两根时钟输入线、输入门限检测缓冲器、三态控制的输出缓冲器、上拉电阻及一组程序控制存储单元。 null图2.31 XC3000系列的IOB null 3) 配置存储单元(Configuration Memory) 基本的存储单元由两个CMOS反相器和一个用于读写数据的开关晶体管组成。 在配置期间，只写入数据； 在读回期间，只读出数据。 在正常工作模式，开关晶体管处于OFF状态，不影响单元的稳定性。 如图2.32所示。null图2.32 配置存储单元 null 4) 可编程互连(Programmable Interconnect) LCA内部的可编程互连线是连接各模块的通道，形成由多个CLB、IOB组成的功能电路。 布线资源主要由两层金属线段网和可编程单元(即转接矩阵—Switch Matrix和可编程互连点—Programmable Interconnection Polins(PIPs))所组成。 互连线类型：通用互连、直接互连和长线。 null (1) 通用互连(Genera Purpose Interconnect)。通用互连由夹在两列CLB之间的5根垂直金属线段和夹在两行CLB之间的5根(XC2000为4根)水平金属线段网组成，如图2.33所示。 null图2.33 通用互连 null (2) 直接互连(Direct Interconnect)。如图2.35所示，直接互连提供供相邻CLB及CLB与IOB之间最有效的网络连接。 null图2.35 直接互连 null (3) 长线(Longlines)。长线不通过转接矩阵而直接贯通整个芯片，适宜于距离长、延时要求小的多信宿(高扇出)网络(如时钟网络等)。如图2.36所示。 null图2.36 XC3000系列的长线null 5) 晶体振荡器(Crysta Oscillator) LCA内部有一个高速反相放大器，它位于芯片的右下角，与芯片外部的晶体振荡电路相组合，可构成一个晶体振荡器。利用配置选项，可使其振荡进行二分频，实现产生对称方波的功能。 null 2、XC2000和XC4000系列的LCA结构 XC2000系列是第一代FPGA产品，结构简单。 XC4000是第三代FPGA器件，主要增加了片内存储器、专用进位逻辑、宽输入固定连线译码器等功能。 其结构改进主要有下列几个方面：① 每个CLB有更多的输入和输出；② 快速进位逻辑；③ 更快、更有效的计数器；④ 通道传输速度达到系统速度；⑤ 宽输入译码器；⑥ 更高的输出驱动能力。 null 下面仅对XC4000系列的CLB结构作一些介绍，其他方面的改进请参见后面的列表及参考文献。 结构的大量改进提高了XC4000系列的逻辑密度和器件性能。其中最大的改进在于CLB的结构，使其功能更为灵活，每个CLB有更多的“等效门”。 如图2.37所示，每个XC4000系列的CLB包括3个函数发生器、2个触发器和若干编程控制的多路开关。 null图2.37 XC4000系列的CLB null 1) 快速进位逻辑(Fast Carry) XC4000包含专用硬件来加速加法器和计数器的进位通道。图2.38表示算术模式中CLB的配置。 null图2.38 快速进位逻辑 null 2) 片内RAM XC4000系列是带有RAM的第一种可编程逻辑器件。每个CLB的一个可选模式，可使F′和G′函数发生器内的查找表存储器作为16×2或32×1位阵列的读写存储单元(如图2.39)，F1～F4和G1～G4输入作为地址线，在每个查找表中选择一个特定的存储单元。 null图2.39 CLB用作读/写存储器 null 3. XC5000系列的LCA结构 XC5000系列将FPGA标准的可编程能力和低成本、大容量特性相结合，对三层金属网和0.6 μm CMOS SRAM工艺进行优化，使硅片的效能达到惊人的改进，使它们能承受大于5000门的任何设计。 XC5000系列结构的一个概念性简化模型如图2.40(a)所示。null XC5000系列产品的主要特点是： 高密度可再编程系列； 新型结构和先进工艺的技术提供最低成本/门； 多功能块有丰富的局部布线加多用逻辑； 多用环(VersaRing)有高利用率和引脚输入/输出的灵活性； 具有进位逻辑、级联链、内部三态总线、4条全局时钟网线和边界扫描逻辑(JTAG)； 由XACT开发系统支持。 null图2.40 XC5200系列结构 null 4．XC6200、XC8100系列FPGA简介 1) Xilinx XC6200系列 Xilinx XC6200系列是为计算机专用协处理器而设计的，有4个品种，门数最高达到10万门；存储器容量最高达256 k位。 2) XC8100系列 XC8100系列瞄准3个主要应用：① 高级设计语言(HDL)和逻辑综合的设计；② 通用的逻辑应用，特别是远程通信和工业控制；③ 要求单片FPGA的应用。 null 2.3.2 FPGA的配置模式 FPGA 的配置模式是指FPGA用来完成设计时的逻辑配置和外部连接方式。 逻辑配置是指经过用户设计输入并经过开发系统编译后产生的配置数据文件，将其装入FPGA芯片内部的可配置存储器的过程，简称FPGA的下载。 只有经过逻辑配置后，FPGA才能实现用户需要的逻辑功能。 null FPGA的配置模式由芯片引脚M0、M1和M2的状态决定。XC2000/XC3000/XC3100及XC4000系列的配置模式如表2.7所示。 下面以XC2000和XC3000为例，介绍5种配置模式。null表2.7 XC2000/XC3000/XC3100及XC4000系列的配置模式 null 1. 主动串行配置模式 选择主动串行模式时，需要附加一个外部串行存储器EPROM或PROM，事先将配置数据写入外部存储器。 每当电源接通后，FPGA将自动地从外部串行PROM或EPROM中读取串行配置数据。 主动串行配置模式如图2.41所示。 null图2.41 主动串行配置模式 null 2 ．主动并行配置模式 在主动并行配置模式的情况下，一般用EPROM做外部存储器，事先将配置数据写入EPROM芯片内，每当电源接通后FPGA将自动地从外部串行EPROM中读取配置数据。主动并行配置模式电路如图2.42所示。 主动配置模式使用FPGA内部的一个振荡器产生CCLK来驱动从属器件，并为包含配置数据的外部EPROM生成地址及定时信号。 null图2.42 主动并行配置模式 null 3．外设配置模式 在外设配置模式下，FPGA器件将作为一个微处理器的外设，配置数据由微处理器提供，在微处理器的写脉冲和片选信号的控制下对FPGA进行数据配置。外设配置模式的电路如图2.43所示。 在CS0、CS1、CS2和WRT信号的控制下得到写周期，在每个写周期经数据总线通过FPGA芯片引脚D0～D7并行读入一个字节的配置数据(也可采用串行方式)。配置数据存入芯片内部的输入缓冲寄存器，在FPGA内部将并行配置数据变为串行数据。null图2.43 外设配置模式 null 4．从动串行配置模式 从动串行配置模式如图2.44所示。该模式为PC机或单片机系统加载FPGA配置数据提供了最简单的接口。 串行数据DIN和同步配置时钟CCLK可以同时由一个PC机的I/O口提供，在时钟CCLK的控制下进行配置操作。 null图2.44 从动串行配置模式 null 5．菊花链配置模式 在数字系统的应用设计中，单片FPGA不足以实现完整的系统功能时，可采用多个FPGA芯片。 多个FPGA芯片可以用菊花链模式配置。菊花链模式是一种多芯片的配置信号连接方式。任何模式配置的LCA都支持菊花链。以主动模式配置的LCA可作为数据源，并可控制从属器件。 图2.45所示，为一个主模式配置器件与两个从属配置器件。 null图2.45 主并菊花链配置模式null 6．FPGA的配置流程 1、首先要借助于FPGA开发系统，按某种文件 格式 pdf格式笔记格式下载页码格式下载公文格式下载简报格式下载 要求描述设计系统，编译仿真通过后，将描述文件转换成FPGA芯片的配置数据文件。 2、选择一种FPGA的配置模式，将配置数据装载到FPGA芯片内部的可配置存储器，FPGA芯片才会成为满足要求的芯片系统。 FPGA的配置流程如图2.46所示，包括芯片初始化、芯片配置和启动等几个过程。 null图2.46 FPGA的配置流程 null2.3.3 FPGA器件性能比较 1．Xilinx FPGA器件的性能比较 Xilinx FPGA器件的性能比较见表2.8(1)～表2.8(5)。null 表2.8 Xilinx FPGA器件性能比较表nullnullnullnull 2. 有关性能指标说明 1) 器件标识的含义 Xilinx器件的标识方法是：器件 型号 pcr仪的中文说明书矿用离心泵型号大全阀门型号表示含义汽车蓄电池车型适配表汉川数控铣床 +封装形式+封装引脚数+速度等级+环境温度。如 XC3164 PC 84-4 C 的含义是如下。 第一项：XC3164表示器件型号。 null 第二项：PC表示器件的封装形式，主要有PLCC(Plastic Leaded Chip Carrier，塑料方形扁平封装)；PLCC封装适合用SMT表面安装技术在PCB上安装布线 ； PQFP(Plastic Quad Flat Pack，塑料四方扁平封装)； TQFP(Thin Quad Flat Pack，四方薄扁形封装)； RQFP(Power Quad Flat Pack,大功率四方扁平封装)； BGA(Bal Grid Array(Package)，球形网状阵列(封装))； PGA(Ceramic Pin Grid Array(Package)，陶瓷网状直插阵列(封装)等形式，也叫针栅阵列封装 ； DIP－Dual In-line Package－双列直插封装； QFP－Quad Flat Package－四边引出扁平封装。null 第三项：84表示封装引脚数。一般有44、68、84、100、144、160、208、240等数种，常用的器件封装引脚数有44、68、84、100、144、160等，最大的达596个引脚。 而最大用户I/O是指相应器件中用户可利用的最大输入/输出引脚数目，它与器件的封装引脚不一定相同。 第四项：- 4表示速度等级。速度等级有两种表示方法。早期：用触发器的反转速率来表示，单位为MHz，一般分为-50、-70、-100、-125和-150； 目前：用CLB的延时来表示，单位为ns，一般可分为-10、-8、- 6、-5、- 4、-3、-2、- 09。 null 第五项： C表示环境温度范围。 其中又有C——商用级(0℃～85℃)、I——工业级(- 40℃～100℃)和M——军用级(-55℃～125℃)。 null 2) 有关指标的说明 PROM大小是指配置数据所需的PROM大小(单位为bit)。 输出驱动电流： XC2000和XC3000系列为4 mA； XC3100/A为8 mA；XC3100L为4 mA； XC4000/A/D/E/EX为12 mA； XC4000H为24 mA；XC4000L为4 mA； XC5200和XC6200为8 mA；XC8100为24 mA。 2.5 FPGA和CPLD的开发应用选择2.5 FPGA和CPLD的开发应用选择 由于各PLD公司的FPGA/CPLD产品在价格、性能、逻辑规模和封装(还包括对应的EDA软件性能)等方面各有千秋，不同的开发项目，必须作出最佳的选择。在应用开发中一般应考虑以下几个问 题 快递公司问题件快递公司问题件货款处理关于圆的周长面积重点题型关于解方程组的题及答案关于南海问题 。 null 1．器件的逻辑资源量的选择 开发一个项目，首先要考虑的是所选的器件的逻辑资源量是否满足本系统的要求。 2．芯片速度的选择 由于可编程逻辑器件集成技术的不断提高，FPGA和CPLD的工作速度也不断提高，pin to pin延时已达ns级，在一般使用中，器件的工作频率已足够了。 目前，Altera和Xilinx公司的器件标称工频达到500MHz以上。null 3．器件功耗的选择 由于在线编程的需要，CPLD的工作电压多为5 V，而FPGA的工作电压的流行趋势是越来越低，3.3 V和2.5 V的低工作电压的FPGA的使用已十分普遍。 因此，FPGA在低功耗、高集成度方面具有绝对优势。null 4．FPGA/CPLD的应用选择 FPGA/GPLD的选择主要看开发项目本身的需要，对于普通规模且产量不是很大的产品项目，通常使用CPLD比较好。这是因为： (1) 在中小规模范围，CPLD价格较便宜，能直接用于系统。 (2) 开发CPLD的EDA软件比较容易得到。 null (3) CPLD的结构大多为EEPROM或Flash ROM形式，编程后即可固定下载的逻辑功能，使用方便，电路简单。 (4) 目前最常用的CPLD多为在系统可编程的硬件器件，编程方式极为便捷。 (5) CPLD中有专门的布线区和许多块，无论实现什么样的逻辑功能，或采用怎样的布线方式，引脚至引脚间的信号延时几乎是固定的，与逻辑设计无关。 null FPGA的使用途径主要有以下4个方面： (1) 直接使用。即如CPLD那样直接用于产品的电路系统板上。 (2) 间接使用。其方法是首先利用FPGA完成系统整机的设计，包括最后的电路板的定型，然后将充分检证成功的设计软件，如VHDL程序，交付原供产商进行相同封装形式的掩模设计。 null (3) 硬件仿真。由于FPGA是SRAM结构，且能提供庞大的逻辑资源，因而适用于作各种逻辑设计的仿真器件。从这个意义上讲，FPGA本身即为开发系统的一部分。 (4) 专用集成电路ASIC设计仿真。 null 5. FPGA和CPLD封装的选择 FPGA和CPLD器件的封装形式很多，其中主要有PLCC、PQFP、TQFP、RQFP、VQFP、MQFP、PGA和BGA等。每一芯片的引脚数从28至484不等，同一型号类别的器件可以有多种不同的封装。 常用的PLCC封装的引脚数有28、44、52、68至84等几种规格。 null 6．其他因素的选择 相对而言，在三家PLD主流公司的产品中，Altera和Xilinx的设计较为灵活，器件利用率较高，器件价格较便宜，品种和封装形式较丰富。 Xilinx的FPGA产品需要外加编程器件和初始化时间，保密性较差，延时较难事先确定，信号等延时较难实现。 nullCPLD和FPGA的主要区别: 1）CPLD更适合完成各种算法和组合逻辑，FPGA更适合完成时序逻辑。换句话说，FPGA更适合于触发器丰富的结构，而CPLD更适合于触发器有限而乘积项丰富的结构。 2）CPLD的连续式布线结构决定了它的时序延时是均匀的和可预测的，而FPGA的分段式布线结构决定了其延迟是不可预测的。 3）在编程上FPGA具有比CPLD更大的灵活性，CPLD通过修改具有固定内连电路的逻辑功能来编程，FPGA主要通过改变内部连线的布线来编程，FPGA可在逻辑门下编程，而CPLD是在逻辑块下编程。null4）FPGA的集成度比CPLD高，具有更复杂的布线结构和逻辑实现。 5）CPLD比FPGA使用更方便，CPLD的编程采用E2PROM或FASTFLASH技术，无需外部存储芯片，使用简单；而FPGA的编程信息需要存放在外部存储上，使用方法复杂。 6）CPLD的速度比FPGA快，并且具有较大的时间可预测性，这是由于FPGA是门级编程，并且CLB之间采用分布式互联，而CPLD是逻辑块级编程，且其逻辑块之间的互联是集总式的。 7）CPLD保密性好，FPGA保密性差。 8）一般情况下，CPLD的功耗要比FPGA大，且集成度越高越明显。 nullPLD产品发展方向： 　　大容量，低电压，低功耗。 PLD的制造工艺从0.35um 向0.25um，0.18um，0.13um，0.1um(100nm)甚至0.09um提高。 例如：ALTERA公司的EPF20K1500E器件达到240万门，采用的就是0.18um的制造工艺。 ATMEL公司产品：电压为3.3V,工艺线为0.35um。null选择CPLD还是FPGA： 根据CPLD的结构和原理可以知道，CPLD分解组合逻辑的功能很强，一个宏单元就可以分解十几个甚至20～30多个组合逻辑输入。而FPGA的一个LUT只能处理4输入的组合逻辑，因此，CPLD适合用于设计译码等复杂组合逻辑。但FPGA的制造工艺确定了FPGA芯片中包含的LUT和触发器的数量非常多，往往都是几千上万，PLD一般只能做到512个逻辑单元，而且如果用芯片价格除以逻辑单元数量，FPGA的平均逻辑单元成本大大低于PLD。所以如果设计中使用到大量触发器，例如设计一个复杂的时序逻辑，那么使用FPGA就是一个很好选择。null 对于初学者，一般使用CPLD，因为CPLD芯片价格低；许多CPLD为5V供电，可以直接和CMOS或TTL电路电压兼容，不必考虑电源转换问题；CPLD许多低价的是PLCC封装，插拔很方便，而FPGA一般是QFP封装，一旦损坏，很难从系统电路上取下来。 习 题 习 题 2.1 简述PLD的基本类型和PLD的分类方法。 2.2 Altera公司、Xilinx公司、Lattice公司有哪些器件系列？这些器件各有什么性能指标？并阐述主要性能指标的含义。 2.3 CPLD的英文全称是什么？CPLD的结构主要由哪几部分组成？每一部分的作用如何？ 2.4 比较Altera公司的FLEX10K/8000系列。 null 2.5 概述FPGA器件的优点及主要应用场合。 2.6 FPGA的英文全称是什么？FPGA的结构主要由哪几部分组成？每一部分的作用如何？ 2.7 描述XC3000系列器件的CLB和IOB结构和互连资源的类型。 2.8 什么叫FPGA的配置模式？FPGA器件有哪几种配置模式？每种配置模式有什么特点？FPGA的配置流程如何？ null 2.9 Xilinx器件是如何进行标识的？并举例进行说明。 2.10 什么叫在系统可编程(ISP)？是不是只有Lattice公司的产品具有在系统可编程的特性？ 2.11 描述ispLSI/pLSI3000系列产品的主要结构。 2.12 在FPGA和CPLD的应用开发中应考虑哪些因素？