关于建立时间和保持时间的完全理解
时钟是整个电路最重要、最特殊的信号，系统内大部分器件的动作都是在时钟的跳变沿上进行, 这就要求时钟信号时延差要非常小, 否则就可能造成时序逻辑状态出错；因而明确FPGA设计中决定系统时钟的因素，尽量较小时钟的延时对保证设计的稳定性有非常重要的意义。
建立时间与保持时间
建立时间（Tsu：set up time）是指在时钟沿到来之前数据从不稳定到稳定所需的时间，如果建立的时间不满足要求那么数据将不能在这个时钟上升沿被稳定的打入触发器；保持时间（Th：hold time）是指数据稳定后保持的时间，如果保持时间不满足要求那么数据同样也不能被稳定的打入触发器。建立与保持时间的简单示意图如下图1所示。
图1 保持时间与建立时间的示意图
在FPGA设计的同一个模块中常常是包含组合逻辑与时序逻辑，为了保证在这些逻辑的接口处数据能稳定的被处理，那么对建立时间与保持时间建立清晰的概念非常重要。下面在认识了建立时间与保持时间的概念上思考如下的问题。举一个常见的例子。
图2 同步设计中的一个基本模型
图2为统一采用一个时钟的同步设计中一个基本的模型。图中Tco是触发器的数据输出的延时；Tdelay是组合逻辑的延时；Tsetup是触发器的建立时间；Tpd为时钟的延时。如果第一个触发器D1建立时间最大为T1max，最小为T1min，组合逻辑的延时最大为T2max，最小为T2min。问第二个触发器D2建立时间T3与保持时间T4应该满足什么条件，或者是知道了T3与T4那么能容许的最大时钟周期是多少。这个问题是在设计中必须考虑的问题，只有弄清了这个问题才能保证所设计的组合逻辑的延时是否满足了要求。
下面通过时序图来分析：设第一个触发器的输入为D1，输出为Q1,第二个触发器的输入为D2，输出为Q2；
时钟统一在上升沿进行采样，为了便于分析我们讨论两种情况即第一：假设时钟的延时Tpd为零，其实这种情况在FPGA设计中是常常满足的，由于在FPGA 设计中一般是采用统一的系统时钟，也就是利用从全局时钟管脚输入的时钟，这样在内部时钟的延时完全可以忽略不计。这种情况下不必考虑保持时间，因为每个数据都是保持一个时钟节拍同时又有线路的延时，也就是都是基于CLOCK的延迟远小于数据的延迟基础上，所以保持时间都能满足要求，重点是要关心建立时间，此时如果D2的建立时间满足要求那么时序图应该如图3所示。
从图中可以看出如果：
T-Tco-Tdelay>T3
即：Tdelay< T-Tco-T3
那么就满足了建立时间的要求，其中T为时钟的周期，这种情况下第二个触发器就能在第二个时钟的升沿就能稳定的采到D2，时序图如图3所示。
图3 符合要求的时序图
如果组合逻辑的延时过大使得
T-Tco-Tdelay
＝T3
这也就是要求的D2的建立时间。
从上面的时序图中也可以看出，D2的建立时间与保持时间与D1的建立与保持时间是没有关系的，而只和D2前面的组合逻辑和D1的数据传输延时有关，这也是一个很重要的结论。说明了延时没有叠加效应。
第二种情况如果时钟存在延时，这种情况下就要考虑保持时间了，同时也需要考虑建立时间。时钟出现较大的延时多是采用了异步时钟的设计方法，这种方法较难保证数据的同步性，所以实际的设计中很少采用。此时如果建立时间与保持时间都满足要求那么输出的时序如图5所示。
图5 时钟存在延时但满足时序
从图5中可以容易的看出对建立时间放宽了Tpd，所以D2的建立时间需满足要求：
Tpd＋T-Tco-T2max>＝T3
由于建立时间与保持时间的和是稳定的一个时钟周期，如果时钟有延时，同时数据的延时也较小那么建立时间必然是增大的，保持时间就会随之减小，如果减小到不满足D2的保持时间要求时就不能采集到正确的数据，如图6所示。
这时即T－（Tpd+T－Tco-T2min）＝T4 即Tco＋T2min-Tpd>＝T4
从上式也可以看出如果Tpd＝0也就是时钟的延时为0那么同样是要求Tco＋T2min>T4，但是在实际的应用中由于T2的延时也就是线路的延时远远大于触发器的保持时间即T4，所以不必要关系保持时间。
图6 时钟存在延时且保持时间不满足要求
下面用数字来说明一下加深理解（以下举例暂不考虑hold time）：
建立时间Tsetup=Tdelay+ Tco- Tpd
假设Tco（触发器固有的建立时间）= 2ns
假设1，Clock Delay =0，Data delay="0"，那么数据port的新数据必须在时钟port的时钟沿到来之前2ns赶到数据port，才能满足触发器的Tco。
假设2，Clock delay="0"，data Delay = 3ns，那么数据port的新数据必须在时钟port的时钟沿到来之前5ns就得赶到数据port，其中的3ns用来使新数据从数据port赶到触发器的D端(由于data Delay ），剩下的2ns用来满足触发器的Tco。
假设3，Clock delay="1ns"，data Delay = 3ns，由于时钟port的时钟沿推后1ns到达触发器的时钟端，那么数据port的新数据只需在时钟port的时钟沿到来之前4ns赶到数据port即可。
假设4，假设时钟的周期T=4ns，即你的系统需要运行在250M频率上，那么以上的假设中，假设2显然是不成立的，也就是说在假设2的情况下，你的系统运行频率是低于250M的，或者说在250M系统里是有setup time violation的。在假设2的情况下，由于Tco及Tpd均是FPGA的固有特性，要想满足4ns的T，那么唯一你能做的就是想方设法减小Tdelay，也就是数据路径的延时。即所谓的找出关键路径，想办法优化之。
总结
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，在实际的设计中，对于一个给定的IC,其实我们很容易看到T，Tpd，Tsetup，Th都是固定不变的（在跨时钟域时，Tpd会有不同），那么我们需要关心的参数就是Tdelay，即数据路径的延时，控制好了这个延时，那我们的设计就不会存在建立时间和保持时间不满足的情况了！
后记：有个著名的笔试题,这样说道：时钟周期为T,触发器D1的建立时间最大为T1max，最小为T1min，该触发器的数据输出延时为Tco。组合逻辑电路最大延迟为T2max,最小为T2min。假设D1在前，D2去采样D1的数据（实际就是对图2的文字描述），问，触发器D2的建立时间T3和保持时间应满足什么条件。这里给出一个简易公式供大家死记一下，
以下两个公式确定了D2的Tsetup和Thold：
1) D1的Tco + max数据链路延时+ D2的Tsetup < T（即T3 < T - Tco - T2max）
2) D1的Tco + min数据链路延时> D2的Thold（即T4< Tco + T2min）
其实上面的式2可以从T3+T4=T推出，不过要注意把1)中的T2max改为T2min即可。
总之，建立时间长了，保持时间就短了。
实际中，某条数据链路延时是一个定值，只不过要求它落在区间{T2min，T2max}。这也是T2min和T2max的实际意义。
转帖来源：http://mosquito666.blog.163.com/blog/static/1325882322009101411338943/
图1
建立时间（setup time）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；
保持时间（hold time）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果保持时间不够，数据同样不能被打入触发器。
如图1 。数据稳定传输必须满足建立和保持时间的要求，当然在一些情况下，建立时间和保持时间的值可以为零。PLD/FPGA开发软件可以自动计算两个相关输入的建立和保持时间。
个人理解：
1、建立时间（setup time）触发器在时钟沿到来之前，其数据的输入端的数据必须保持不变的时间；建立时间决定了该触发器之间的组合逻辑的最大延迟。
2、保持时间（hold time）触发器在时钟沿到来之后，其数据输入端的数据必须保持不变的时间；保持时间决定了该触发器之间的组合逻辑的最小延迟。
关于建立时间保持时间的考虑
华为题目：时钟周期为T，触发器D1的建立时间最大为T1max，最小为T1min。组合逻辑电路最大延迟为T2max，最小为T2min。问：触发器D2的建立时间T3和保持时间T4应满足什么条件？
分析：
Tffpd：触发器输出的响应时间，也就是触发器的输出在clk时钟上升沿到来之后多长的时间内发生变化并且稳定，也可以理解为触发器的输出延时。
Tcomb：触发器的输出经过组合逻辑所需要的时间，也就是题目中的组合逻辑延迟。
Tsetup：建立时间
Thold：保持时间
Tclk：时钟周期
建立时间容限：相当于保护时间，这里要求建立时间容限大于等于0。
保持时间容限：保持时间容限也要求大于等于0。
由上图可知，建立时间容限＝Tclk-Tffpd(max)-Tcomb(max)-Tsetup，根据建立时间容限≥0，也就是Tclk-Tffpd(max)-Tcomb(max)-Tsetup≥0，可以得到触发器D2的Tsetup≤Tclk-Tffpd(max)-Tcomb(max)，由于题目没有考虑Tffpd，所以我们认为Tffpd＝0，于是得到Tsetup≤T-T2max。
由上图可知，保持时间容限+Thold＝Tffpd(min)+Tcomb(min)，所以保持时间容限＝Tffpd(min)+Tcomb(min)-Thold，根据保持时间容限≥0，也就是Tffpd(min)+Tcomb(min)-Thold≥0可以得到触发器D2的Thold≤Tffpd(min)+Tcomb(min)，由于题目没有考虑Tffpd，所以我们认为Tffpd＝0，于是得到Thold≤T2min。关于保持时间的理解就是，在触发器D2的输入信号还处在保持时间的时候，如果触发器D1的输出已经通过组合逻辑到达D2的输入端的话，将会破坏D2本来应该保持的数据。
解析高速数/模转换器(DAC)的建立和保持时间
为了达到高速数/模转换器(DAC)的最佳性能，需要严格满足数字信号的时序要求。随着时钟频率的提高，数字接口的建立和保持时间成为系统设计人员需要重点关注的参数。本应用笔记对建立和保持时间进行详尽说明，因为这些参数与Maxim的高性能数据转换
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定义建立和保持时间
建立时间(tS)是相对于DAC时钟跳变，数据必须达到有效的逻辑电平的时间。保持时间(tH)则定义了器件捕获/采样数据后允许数据发生变化的时间。图1给出了相对于时钟上升沿的建立和保持时间。特定器件的时钟信号有效边沿可能是上升/下降沿，或由用户选择，例如MAX58?5 16位、500Msps、插值和调制双通道DAC，CMOS输入。
采用CMOS技术设计的数字电路通常将电源摆幅的中间值作为切换点。因此，时间参考点定在信号边沿的中点。图1波形标明了器件在典型条件下的建立和保持时间。注意此时定义的这两个参数均为正值，但在建立或保持时间出现负值时将会令人迷惑不解。
MAX58?1 600Msps、16位DAC为这一中间值状态提供了很好的学习实例。该器件的建立时间为-1.5ns，而保持时间为2.6ns。图2给出MAX58?1的最小建立时间。注意，实际应用中，数据通常在采样时钟跳变后发生变化。图3给出了相同器件的最小保持时间。
为满足这些是需要求，用户需要分析数据源的传输延迟和抖动。传输延迟决定了时钟的标称定时要求，而抖动指标则决定了所允许的容限。为了解释这一关系，我们以具有1.5ns传输延迟的逻辑门电路为例。如果在逻辑门电路作用相同的时钟信号，MAX58?1将刚好满足如图2所示的建立时间。这种情况下，对于温度漂移、时钟或数据抖动以及器件之间存在的差异都不具备任何设计裕量。
可以采用两种方法对建立和保持时间进行优化，包括增加时钟延迟、保持一致的引线长度等。在数据源和DAC之间增加时钟延迟有助于解决上述例子中的传输延迟问题。保持一致的数据源与DAC输入引脚之间的引线长度可以确保抖动、漂移不会使某一位进入下一个时钟周期。需要注意的是，我们现在处理的是包含多条数据线的高速数据总线，任何时刻所有位都必须满足时序要求。
结论
处理高频数据的定时面临诸多挑战，解决这些难题需要设计人员或系统设计工程师充分理解具体信号链路中所有器件的规格。如果链路中任一器件的规格要求得不到满足，系统性能将会降低。性能的降低
表
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现为DAC输出精度的下降或限制时钟频率。
一、建立时间和保持时间的概念：
建立时间（setup time）是指触发器的时钟信号上升沿（或者下降沿，与具体的
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和配置有关，以下都写为上升沿）到来之前，数据稳定不变的时间，如果这个时间不够，数据将不能在这个时钟的上升沿被打入触发器；
保持时间（hold time）是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果这个时间不够，数据同样不能被打入触发器。如图1所示c到b的时间为保持时间，一般都命名为tsetup和tholp，一般各种驱动芯片都会有描述。
图1 建立时间和保持时间
随着系统时钟频率的不断提高和信号边沿不断变陡，系统对时序的要求更高，主要有两方面的原因：（1）留给数据传输的有效读写窗口越来越小，就是说时钟很快，数据的窗口要符合时钟的周期，很窄；（2）传输延时要考虑的因素增多，想要在很短的时间限制内，让数据信号从驱动端完整地传送到接收端，就必须进行精确的时序计算和分析。
二、时序裕量
1．传播延迟和飞行时间的区别：
信号在传输线上的传输的延时，我们称之为传播延迟（Propagation Delay），它只和信号的传播速率和线长有关。说的是信号在传输线上的绝对延迟，不考虑负载。
我们更关注的是飞行时间（Flight Time），它指的是参考波形与接收器的实际波形之差，需要用仿真参考负载来计算。事实上，我们实际关心的也是飞行时间，用示波器观察驱动端和接收端波形的关系进而分析时序关系用到的就是飞行时间。飞行时间有最大飞行时间和最小飞行时间之分。
一句话，它们之间的区别就是有没考虑负载。
在较轻负载的情况下，驱动端信号的上升沿（对信号的下降沿的分析也一样）与接收端信号的上升沿平行，所以这个时候平均飞行时间和传播延迟相差不大。但是如果负载比较重，接收端信号的上升明显变缓，这时候平均飞行时间就会远大于信号的传播延迟。此时如图2所示。
图2 传播延迟与飞行时间的区别
2．建立时间裕量和保持时间裕量
如果数据在时钟沿触发前后保持的时间均超过了建立时间和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。
建立时间的裕量取决于数据逻辑路径的延时和时钟周期，延时太长或者时钟周期太短，都可能导致建立时间裕量失效（即建立时间不够）。根据分析，建立时间要足够就是希望接收时钟来得晚一点，数据来得早一点。但从保持时间的角度来看，要求的是接收时钟来得早一点，数据来得晚一点。要根据要求，调整时钟和数据的延时。
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