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Modelsim与ISE入门级教程.pdf

Modelsim与ISE入门级教程

wangwang0303
2012-04-03 0人阅读 举报 0 0 暂无简介

简介:本文档为《Modelsim与ISE入门级教程pdf》,可适用于IT/计算机领域

ModelSim与ISE使用入门级教程(以ModelSimf和ISEi为例)王晨旭哈尔滨工业大学(威海)信息学院一、ModelSim使用启动ModelSim改变工作目录。我们的练习假设都在E:ModelsimTest下面进行首先在该目录下为本次练习建立一个新的子目录mux下面所有的工作都在此目录下进行。新建工程在弹出的小窗口中填入工程的名字这次练习的工程是二选一选择器则可以取名为mux还有工程在本地电脑上的路径默认库名就可以使用work可以不用修改。Ok!创建文件然后弹出一个小窗口要求创建新文件或者添加已有文件到工程中。如果还没有工程的源文件所以我们这里点击“创建新文件”。在新弹出的窗口中首先设定要创建的新文件的名字在FileName处填入muxv在Addfileastype处下拉选择Verilog类型。Ok!在工程中除了设计文件muxv我们为了测试设计文件的功能正确性还需要建立测试文件。下一步以同样的方法新建Verilog类型的测试文件命令为tbmuxv。现在在Workspace中就出现了刚才新建的两个v文件但是还是没有内容的。右键单击muxv文件选择Edit然后在右边会新出现muxv文件的编辑窗口。我们这时就可以在里面编辑设计的源文件了。按照同样方法编辑工程的测试文件tbmuxv。编辑完成后保存好。编译文件源文件和测试文件都编写好后就可以编译(compile)了。选择任一文件右键单击选择Compile>CompileAll。编译所有文件。如果编译通过Workspace区中每个文件后面的Status栏都会显示绿色的对勾并且Transcript区也会打印出编译成功的脚本。如果编译不通过可能出现下面这种情况。编译不通过的文件Status显示为红叉Transcript区也会显示编译出错。要查找错误就需要双击Transcript区中红色出错的行。然后弹出一个框上面会显示错误出现在哪一个文件的哪一行。在这个例子中muxv的第行reg附近出现语法错误。我们仔细查看源文件发现错误实际上出现在上一行outputout之后因为out信号是最后一个输出信号所以应该是以分号结束但这里写作了逗号。我们将其修改过来之后再次编译就可以了。仿真文件工程的源文件全部编译之后就可以仿真了。点击Simulate菜单选择StartSimulation启动仿真。在弹出的窗口中选择work库然后再选择工程的顶层文件在这个例子中测试文件tbmuxv是顶层文件我们就选择它然后点击OK。然后我们会发现如下图框中所示之处多出了simFilesMemories选项卡。点击切换到sim选项卡。在仿真时我们需要查看仿真的波形。所以在仿真前先选择需要记录波形的信号。在这个例子中我们在sim选项卡中右键单击muxAdd>AddtoWave也就是将设计文件的所有信号都添加到波形图中。然后弹出一个查看波形的窗口wave。现在还没有真正运行仿真所以所有信号的值都是未知的。一切准备就绪点击run–all开始仿真。在弹出的框中选择不要结束仿真。否则ModelSim程序就会关闭。这时我们就会发现wave窗口中有了波形按键盘上F键将全部波形铺满wave窗口相当于点击ZoomFull按钮。这样可以看到仿真的全部情况。当波形很长时可以通过调节下面的滚动条和放大缩小按钮调整wave窗口。如果我们要重新运行仿真或者还想观察其他模块的信号比如测试文件tbmuxv的信号就可以将tbmux的信号Add>AddtoWave然后点击Restart按钮。然后再次Run–all就可以了。注意:当修改源文件后必须重新编译重新启动仿真。二、ISE使用启动ISE出现以下对话框点击OK。出现ISE的主界面在这里进行操作。新建工程首先新建一个工程如下图所示:FileNewProject以mux为例填写ProjectName并建立路径(默认路径即可)TopLevelSourceType选择HDL(默认)。点击Next。下面要选择器件类型大家可以观察一下板子的核心芯片是XCXL个管脚速度等级按以下选择器件Family:XCXLCPLDS。Device:XCXL。Package:PC。Speed:。选择好器件之后点击Next,然后直接点击NextNextFinish。新建文件当我们建立了一个新的工程之后下面就该编写Verilog文件了如下图:FileNew然后选择TextFile点击OK。(如果文件已经存在则直接进行第步添加文件)在右边空白区域中编写代码编写完毕之后点击保存,默认路径即可。向所建立工程中添加文件Verilog代码已经有了但是还没有添加到工程中下一步就是将文件添加到所建工程当中。如下图右击xcxlPC选择AddSource找到要添加的文件打开在出现的对话框选择OK。绑定管脚加入文件之后就可以进行绑定管脚了如下图先用鼠标点击左上侧红色框中的muxv然后点开左下侧的UserConstraints右击AssignPackagePins选择run出现对话框选择“yes”。出现绑管脚的界面如下图根据板子上的按键和LED数码管来填写下图左侧的红色区域(Loc)。大家可以观察一下当填完一个管脚后点击其他地方右侧芯片图上对应管脚会变成蓝色表示该管脚已经被使用。绑完管脚关闭即可。绑定管脚后点击保存出现下面对话框点击OK即可。综合、翻译、适配到这一步Verilog文件已经有了管脚也已经绑定了下面需要对它进行综合、翻译等操作并检查有无错误。右击ImplementDesign选择Run进行综合、翻译等。如果没有错误会出现CPLDReports,并且如下图所示左边红色区域内出现对号。如果我将reg改为了wire(如下图)重复上次步骤则会有错误出现左边的叉号点击下边的error出现错误报告点击下面框中的muxv就会出现上面的黄色三角帮助查找错误。下载程序绑完管脚之后就可以进行下载程序了。将板子通过USB供电并将并口与计算机相连打开板子电源开关。如下图所示右击ConfigureDevice选择run。出现下面对话框选Finish。出现以下对话框时选择所要下载的jed文件点击Open。如果芯片图标没有变绿单击芯片即可待芯片成为绿色右击芯片选择Program出现对话框点击OK即可得到ProgramSucceeded。此时程序已经下载到板子的芯片上就可以通过改变输入来观察输出跟料想的是否一样。

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