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FPGA设计高级技巧.pdf

FPGA设计高级技巧

lzscan
2012-03-12 0人阅读 举报 0 0 0 暂无简介

简介:本文档为《FPGA设计高级技巧pdf》,可适用于IT/计算机领域

共页产品名称FPGA设计高级技巧内部公开V密级产品版本文档编号深圳市华为技术有限公司研究管理部文档中心FPGA设计高级技巧Xilinx篇(仅供内部使用)yyyymmdd日期批准yyyymmdd日期审核日期中研基础周志坚拟制深圳市华为技术有限公司版权所有不得复制修订记录周志坚作者描述修订版本日期内部公开请输入文档编号FPGA设计高级技巧Xilinx篇版权所有侵权必究第页共页目录减少关键路径的逻辑级数IF语句和Case语句速度与面积的关系使用圆括号处理多个加法器串行进位与超前进位合理选择加法电路设计技巧解剖BlockSelectRAM内部结构LUT如何配置成组合逻辑电路揭开门数增加逻辑级数未变但资源占用减少速度更快之谜补充说明DCMCLKMUXGlobalClockClockResourceDCISelectIOIOB结构IOB乘法器资源BlockRAMDistributedRAMMemoryFFXFFYSOPCarryLogic和ArithmeticLogicGatesMUXFXShiftRegisterLUTSRLLUTSliceCLB结构概述VirtexII功能概述CodingStyle的对比ASIC结构FPGA结构器件结构对CodingStyle的影响FPGA器件结构VirtexII综合性能对CodingStyle影响不同综合工具的性能理解综合两个过程综合工具与代码风格前言内部公开请输入文档编号FPGA设计高级技巧Xilinx篇版权所有侵权必究第页共页专有资源的利用DistributedRAM代替通道计数器DistributedRAM代替BlockRAM如何降低芯片面积迂回策略降低非关键路径上的面积为关键路径腾挪空间针对关键路径进行位置约束关键路径单独综合不与其它模块放在一起综合关键路径在同一个Module专有资源的利用基本设计技巧采用BUFGS对线延时比较大的net设置Maxdelay和Maxskew引入放松约束TIGFalsepath和MultiCyclePath如何提高芯片速度可能成为关键路径的电路综合运用TimingAnalyzer的作用FloorPlanner的作用FPGAEditor的作用正确看待map之后的资源占用报告布局布线策略兼谈如何做第一次布局布线设计前期设计方案阶段对关键电路的处理布局布线如何使用后端工具LFSR加计数器SRL的使用BlockSelectRAM的使用DistributedRAM的使用高效利用IOB利用LUT四输入特点指导电路设计virtex系列virtex以前的系列多路选择器与三态电路复制电路减少扇出fanout提高设计速度利用电路的等价性巧妙地分配延时组合逻辑和时序逻辑分离流水线Pipelining综合工具与资源共享子表达式共享loop语句if语句资源共享合并if语句提高设计速度调整if语句中条件的先后次序通过等效电路赋予关键路径最高优先级内部公开请输入文档编号FPGA设计高级技巧Xilinx篇版权所有侵权必究第页共页感谢基本设计技巧表目录表VirtexII的DCM分布表表VirtexII乘法器速度表厂家数据表带奇偶校验位的BlockRAM配置表表VirtexII的BlockRAM分布表表VirtexII的分布式RAM配置表图目录图VirtexII的时钟资源分布原理图VirtexII的时钟顶部图VirtexII的ClockPads图VirtexII的IOB实际结构图VirtexII的IOB中的DDR图VirtexII的IOB图乘法器块图XCV的乘法器图乘法器与BlockRAM图NoChange模式图Readfirst模式图Writefirst模式图VirtexII的BlockRAM分布规律图双端口xRAM图单端口xRAM图FFXFFY结构示意图图VirtexII的SOP链图VirtexII的两个独立进位链图使用进位链级联实现高速宽函数运算图使用进位链实现加法器图进位链结构示意图图VirtexII的MUXFX连接图图SRL的移位链图VirtexII的Slice结构图上半部分图SLICE结构示意图图VirtexII的CLB结构示意图图VirtexII结构示意图图使用内部三态线描述的Mux图使用二进制描述的Mux内部公开请输入文档编号FPGA设计高级技巧Xilinx篇版权所有侵权必究第页共页图位基本型LFSR计数器在VIRTEX器件中的实现图采用DistributedRAM实现多路加计数器图输入输出寄存器移入IOB中图VirtexEIOB结构示意图图采用三态电路实现电路选择图多路选择图扇出较小图扇出较大图组合逻辑加法器在前图组合逻辑加法器在后图Mealy状态机的基本结构图采用流水线之后的电路结构图采用流水线之前电路结构图资源共享后一个加法器图资源共享前个加法器图资源共享后个加法器图资源共享前个加法器图critical信号只经过一级逻辑图critical信号经过级逻辑图case语句完成电路选择图ifelse完成多路选择图并行加法电路图串行加法电路图超前进位图串行进位图Noreadonwritemode图Writefirstmode图Readfirstmode图完整的单端口BlockSelectRAM图门数增加逻辑级数未变但资源占用减少速度更快图VirtexII的DCM图VirtexII的DCM位置图VirtexII的BUFGCE图VirtexII的BUFGCE图VirtexII的BUFG图VirtexII的BUFGMUX内部公开请输入文档编号FPGA设计高级技巧Xilinx篇版权所有侵权必究第页共页FPGA设计高级技巧xilinx篇关键词FPGA器件结构速度与面积关键路径压缩线延时降低LUT级数腾挪空间摘要本文从FPGA器件结构角度出发以速度和面积为主题描述在FPGA设计过程中应当注意的问题和可以采用的设计技巧缩略语清单:ASICApplicationSpecificIntegratedCircuitCLBConfigurableLogicBlockDCIDigitallyControlledImpedanceDCMDigitalClockManagerDDRDoubleDataRateDLLDelayLockedLoopFPGAFieldProgrammableGateArrayGRMGeneralRoutingMatrixIOBInputOutputBlockLFSRLinearFeedbakShiftRegisterLUTLookUpTableSOPSumofProductSRLShiftRegisterLUTUCFCustomConstraintsFile参考资料清单:中研基础LFSR计数器原理及应用中研基础喻志清Xilinx后端工具使用指导中研基础喻志清周志坚UCF应用指导中研基础苏文彪基于FPGA器件的编码规范中研基础牛风举VerilogHDL编码入门指导中研基础苏文彪Virtex系列器件结构简介中研基础周志坚钱晶VHDL数字电路设计指导查阅地点或渠道发布日期编号作者名称参考资料清单内部公开请输入文档编号FPGA设计高级技巧Xilinx篇版权所有侵权必究第页共页周志坚xilinxgensimpdf周志坚xilinxVirtexIIDesignConsiderationpdf周志坚xilinxspblockmempdf周志坚xilinxlfsrpdf周志坚xilinxds(virtexII)pdf中研基础陈亮VirtexII时钟资源初稿中研基础周志坚同步电路设计技术及规则前言随着HDLHardwareDescriptionLanguage硬件描述语言语言综合工具及其它相关工具的推广使广大设计工程师从以往烦琐的画原理图连线等工作解脱开来能够将工作重心转移到功能实现上极大地提高了工作效率任何事务都是一分为二的有利就有弊我们发现现在越来越多的工程师不关心自己的电路实现形式以为我只要将功能描述正确其它事情交给工具就行了在这种思想影响下工程师在用HDL语言描述电路时脑袋里没有任何电路概念或者非常模糊也不清楚自己写的代码综合出来之后是什么样子映射到芯片中又会是什么样子有没有

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