Institute of Artificial Intelligence and Robotics
SynplifySynplify propro综合综合
西安交大SOC设计中心:沈云红
Email: socman_shen@163.com
http://aiar.xjtu.edu.cn
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什么是综合?什么是综合?
• 设计描述
– 高层次描述:对整个系统的数学模型描述,它试图在系统设
计的初始阶段,通过对系统行为描述的仿真来发现系统设计
中存在的问题,此时考虑更多的是系统结构和工作过程能够
达到设计规格的要求,而与具体的工艺和器件无关
– 逻辑描述:对设计进行RTL级描述,导出逻辑表达式,并用功
能仿真工具进行仿真
– 门级描述:设计的门级实现,相当于系统的逻辑原理图
– 物理描述:或称版图描述,ASIC设计中表现为GDSII 文件
• 综合指不同设计描述之间的转换
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ICIC设计中的综合设计中的综合
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ICIC设计中的综合设计中的综合
• 高层次综合:将系统算法层的行为描述转化
为寄存器传输层的结构描述
• 逻辑综合:将寄存器传输层的的结构描述转
化为逻辑层的结构描述,以及将逻辑层的结构
描述转化为电路的结构描述
• 物理综合:将系统电路层的结构描述转化为
版图层的物理描述
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综合约束综合约束
• 综合约束
– 设计所期望达到的性能和面积的目标,在综合实现
阶段附加约束,是为了便于控制综合实现过程,使
设计满足运行速度,引脚位置等方面的要求
• 附加合理的约束
– 达到面积,速度,性能的良好折中
• 约束原则
– 面积和速度是设计效果最终的评定标准,在两者冲
突时,采用速度优先
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综合的策略综合的策略
• 综合策略
– 自顶向下的层次化综合处理:适合于中小规模设计
¾优点:1.子模块的约束由综合工具自动进行,综合约束文件简单
易行;2.能够全面考虑各个子模块之间的相互关系,从整体上进
行时序优化,综合效果比较好
¾缺点:1.综合时间长,消耗机器内存大;2.子模块的修改影响到
整个设计,牵一发而动全身;3.子模块中包含多个时钟或有内部
产生时钟,综合不能对每个时钟域进行约束和优化,综合效果差
– 基于时间预算的综合处理:适合由成熟IP构成的设计
¾优点:1.容易对整个设计进行综合;2.子模块的改变后只须对该
模块重新综合;3.能很好的处理多时钟;4.不同子模块综合目标
不一致,综合结果最优
¾缺点:1.需要处理多个综合批处理文件;2.可能忽视全局的关键
路径,因为它在子模块也许不是关键路径;3.综合前要得到比较
精确的子模块时序信息比较困难
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综合的策略(续)综合的策略(续)
– 自低向上的综合处理:适合大规模设计
¾优点:1.站用机器内存小,并可以在多个机器上并行处理各个子
模块;2.可以对各个子模块进行不同目标的优化,修改后只须对
该模块重新综合;
¾缺点:综合过程需要多次迭代直到时序“收敛”;
• 综合策略的选择
– 取决于设计的特点,设计的规模,设计的总体结构
– 综合的目标
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Synplify Synplify propro综合综合
• FPGA的综合
– 针对具体的FPGA器件,将RTL级的设计描述转化成门级描述
– Synthesis=Translation+Optimization+Mapping
¾对HDL源代码进行编译与逻辑层次上的优化,消除冗余逻辑
¾对编译的结果进行逻辑映射与结构层次上的优化,生成逻辑网表
• 特点
– 综合速度快
– 综合效果比较好
• Synplify与Synplify pro
– Synplify简装版,后者
包含了前者所有功能
– 综合原理和机制完全相同
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界面界面
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新建
工程
路基工程安全技术交底工程项目施工成本控制工程量增项单年度零星工程技术标正投影法基本原理
(新建工程(11))
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新建工程(新建工程(22))
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新建工程(新建工程(33))
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新建工程(新建工程(44))
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代码错误检查代码错误检查
• 包括两个层次
– 语法错误检查
– 综合错误检查
• 推荐在代码调
试阶段使用代
码错误检查工
具,及时发现
问题
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时序优化工具时序优化工具
• Pipelining
– 将较大的组合逻辑用寄存器分割成若干较小的逻辑,减少从
输入到输出的时延
– 自动优化乘法器,ROM等结构,提高工作频率
• Retiming
– 在不改变逻辑功能的前提下,自动用寄存器分割组合逻辑,
在组合电路中插入平衡时延,提高芯片工作频率
– 本质是寄存器在宏观上的移动,不影响整体的寄存器级数
– Retiming的功能比Pipelining更强大,选定了Retiming就一定会
自动选上Pipelining
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RetimingRetiming和和PipeliningPipelining
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运行运行
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分析运行结果分析运行结果
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PUSH/POPPUSH/POP功能功能
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RTLRTL与与Technology viewTechnology view
• Technology View是RTLView向具体器件进行结构映射的结果
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Cross ProbingCross Probing功能功能
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显示分析关键路径显示分析关键路径
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查看综合报表查看综合报表
• 综合报表所含的信息
– 基本编译信息
– 有限状态机编译信息
– 时序约束信息
¾ 总体性能概括( Performance Summary)
¾ 时钟参数信息(Clock Relationships)
¾ 输入输出引脚信息(Input Ports and Output Ports)
¾ 较差时钟路径的起点和终点信息(Starting Points and Ending Points with
Worst Slack)
– 组合电路时序优化信息
– 综合频率信息
– 面积信息(资源消耗信息)
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时序分析专家时序分析专家
• 点到点的路径时序分析
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为为设计添加约束(设计添加约束(SDCSDC))
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添加约束参数添加约束参数
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时间约束时间约束
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添加的约束文件添加的约束文件
• 保存SCOPE界面设置的参数,并选择将约束加于工程
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Thank you!Thank you!
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Synplify pro综合
什么是综合?
IC设计中的综合
IC设计中的综合
综合约束
综合的策略
综合的策略(续)
Synplify pro综合
界面
新建工程(1)
新建工程(2)
新建工程(3)
新建工程(4)
代码错误检查
时序优化工具
Retiming和Pipelining
运行
分析运行结果
PUSH/POP功能
RTL与Technology view
Cross Probing功能
显示分析关键路径
查看综合报表
时序分析专家
为设计添加约束(SDC)
添加约束参数
时间约束
添加的约束文件
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